半导体器件及其制造方法 本发明涉及半导体器件及其制造方法,特别涉及半导体器件及其制造方法,其中:层间绝缘膜提供有为掩埋布线设计的接触孔、通孔或沟槽;并且为掩埋布线设计的接触孔、通孔或沟槽用铜或铜基导电材料通过钽基金属的阻挡金属膜填充以形成栓塞电极或掩埋布线。
在以大规模集成电路(LSI)如存储器、微处理器等为代表的半导体器件中,器件在集成密度上越增加,它们的尺寸就越精细,因此形成各种元件的它们的独立的半导体区域尺寸也就越精细。另外,在这些半导体区域的每个区域中形成栓塞电极或掩埋布线时,形成在层间绝缘膜中的为掩埋布线设计的接触孔、通孔或沟槽在直径上更精细。此外,由于布线密度增加,已经发展了用于制备在半导体衬底的宽度方向堆叠的多层布线的所谓多层互连技术。
大多数这种LSI是MOS(金属氧化物半导体)型,其是由MOS型晶体管构成的。这种MOS型LSI在这里简称为LSI。在这种LSI中,特别是在处理速度很高的LSI中,当栓塞电极或掩埋布线形成在这种掩埋布线设计的接触孔、通孔或为沟槽中时,该布线地电阻在工作中是个问题。由于这个问题,需要具有小电阻的布线。图16是特性曲线图,其画出了布线的宽度即布线宽度(在曲线的x轴上的刻度)和布线的电阻即布线电阻(在曲线的y轴上的刻度)之间的关系的轮廓图。在该图中,布线电阻与布线宽度成反比。顺便提及,在该图中,由虚线指示的特性曲线表示LSI的处理速度。
迄今为止,作为为包括LSI的半导体器件设计的布线材料,已经使用了含有铝作为它的主要成分的铝基金属。这种类型的铝基金属具有从2.8到3.0μΩcm的电阻率。然而,只要布线是由这种铝基金属构成,LSI的处理速度就被限制在很窄的限度内,这取决于铝基金属的电阻率。因而,为了提高LSI的处理速度,需要使用电阻率比铝基金属的电阻率小的导电材料作为布线的金属。从上述立场出发,已经使用铜(即Cu)代替这种铝基金属。铜具有从1.9到2.2μΩcm的电阻率,这比铝基金属的电阻率低很多。
下面说明使用铜形成掩埋布线的例子。在该例子中,由氧化硅(例如SiO2等)制成并提供有为掩埋布线设计的沟槽的层间绝缘膜预先形成在半导体衬底上。然后,用溅射工艺等工艺在这种半导体衬底上形成铜薄膜。之后用电镀在铜薄膜上形成铜厚膜。铜膜分两级形成的原因是必需在精细的接触孔内形成具有足够的膜厚的铜布线。
另一方面,在这些铜膜的形成之后,对半导体衬底进行热处理。在该热处理中,发生了铜扩散进入层间绝缘膜中的现象。
结果,由于上述铜扩散进层间绝缘膜中而产生许多缺陷。例如:层间绝缘膜在绝缘性能上变坏;布线电阻增加;以及布线趋于断裂。为了克服上述缺陷,阻挡金属膜预先形成在层间绝缘膜上,然后把铜施加在该阻挡金属膜上以防止施加的铜扩散进层间绝缘膜中。
例如,作为这种阻挡金属膜在申请人引证的文献“InternationalReliability Physics Symposium 1997 Tutorial Notes,pages 3.30-3.32”中公开的是由钽基金属制成的高熔点金属膜,如氮化硅钽(TaSiN),氮化钽(TaN)等。由钽基金属制成的阻挡金属膜具有在如LSI等的半导体器件被使用和进行宽温度变化的不利环境中稳定的优异性能。
下面介绍本发明要解决的问题。作为在上述文献中公开的阻挡金属膜的钽基金属在与形成在其上的铜布线的粘附性不好,这增加了铜布线剥落的趋势,并因此降低了LSIs等的半导体器件的可靠性。
换言之,在形成铜布线时,如上所述,在刚刚形成之后,铜膜在其铜厚膜表面上具有不希望的小丘或隆起部分,从而进行CMP(即化学机械抛光)工艺以抛掉这种不希望的隆起部分。此时,铜膜趋于剥落。铜膜趋于剥落的原因似乎是用在上述CMP工艺中的磨料液体穿过半导体晶片的低粘附力或间隙部分进入晶片内部,从而具有阻挡金属膜的铜布线的连接部分被腐蚀。由于这个原因,布线具有大电阻。另外,提供有这种阻挡金属膜的半导体器件抗应力迁移和电迁移的能力不好。
图17是表示在常规半导体器件中获得的布线宽度和布线电阻之间的关系的特性曲线。正如从图中清楚看出,随着布线宽度的减小,布线电阻陡峭地增加。
钽基金属和铜布线之间的粘附性不好的原因好象是用溅射工艺等工艺形成的钽基金属没有接受二次处理。因此,在铜布线中产生应力远远大于钽基金属中的应力,这导致发生铜布线的剥落现象。
此外,在上述常规技术中,钽基金属和设置在其下的层间绝缘膜之间的粘附性也不好。原因似乎与上述原因相同。
鉴于上述问题,本发明的目的是提供半导体器件及其制造方法,其中作为阻挡金属膜的钽基金属与铜布线的连接部分在粘附性上提高了,以防止铜布线剥落下来,从而半导体器件可靠性提高了。
根据本发明的第一方面,提供的半导体器件有这样结构,即在半导体衬底上形成层间绝缘膜,所述层间绝缘膜带有为掩埋布线设计的接触孔、通孔或沟槽,其中接触孔、通孔或为掩埋布线设计的沟槽用铜或铜基导电材料通过由钽基金属制成的阻挡金属膜填充以形成栓塞电极或掩埋布线,其特征在于:
至少含有钽和铜的非晶态金属膜形成在阻挡金属膜和导电材料之间。
在前述中,至少含有钽的金属氧化物膜可以形成在阻挡金属膜和层间绝缘膜之间。
此外,最好非晶态金属膜具有20-500埃的膜厚。
另外,需要这样的方式,将导电材料填充在为掩埋布线设计的沟槽中以形成掩埋布线;并且凸形外部电极可以形成在导电材料的端部中。
根据本发明的第二方面,提供制造具有如下结构的半导体器件的方法,其中半导体器件的结构为:在半导体衬底上形成层间绝缘膜,该层间绝缘膜带有为掩埋布线而设计的接触孔、通孔或为沟槽,其中为掩埋布线设计的接触孔、通孔或沟槽用铜或铜基导电材料通过由钽基金属制成的阻挡金属膜填充以形成栓塞电极或掩埋布线,至少含有钽和铜的非晶态金属膜形成在阻挡金属膜和导电材料之间;并且至少含有钽的金属氧化物膜形成在阻挡金属膜和层间绝缘膜之间,该方法包括以下步骤:
制备半导体衬底,在其中形成层间绝缘膜,该层间绝缘膜提供有为掩埋布线而设计的接触孔、通孔或为沟槽;
在为掩埋布线设计的接触孔、通孔或沟槽中形成由钽基金属制成的阻挡金属膜;
在阻挡金属膜上形成由导电材料制成的导电薄膜,该导电薄膜以铜或铜基物质作为它的主要成分;
在导电薄膜上形成由导电材料制成的导电厚膜,该导电厚膜以铜或铜基物质作为它的主要成分;
在非氧化气氛中热处理半导体衬底;和
通过抛光厚膜的表面平面化导电厚膜。
在前述中,在形成导电厚膜的步骤中,厚膜可以用电镀形成。
此外,在平面化导电厚膜的步骤中,厚膜的平面化可以用化学机械抛光工艺进行。
此外,在热处理半导体器件的步骤中,半导体器件可以在400-700℃的热处理温度下热处理2-20分钟的时间。
通过该半导体器件及其制造方法,由于非晶态金属膜形成在作为阻挡金属膜的钽基金属和包括铜或铜基金属作为它的主要成分的导电材料之间,钽基金属更紧密地与导电材料接触。因而,可以防止导电材料剥落,这提高了半导体器件的可靠性。
通过下面结合附图的说明使本发明的上述和其它目的、优点和特点更加明显,其中:
图1是本发明第一实施例的半导体器件的剖面图;
图2是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图3是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图4是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图5是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图6是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图7是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图8是图1中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图9是图1中所示本发明的半导体器件的透视图,表示铜掩埋布线的剖面图;
图10是表示在图1中所示本发明的半导体器件的制造方法中实现的热处理温度和热处理时间周期之间关系的特性曲线;
图11是表示在图1中所示本发明的第一实施例中获得的布线宽度和布线电阻之间关系的特性曲线;
图12是本发明第二实施例的半导体器件的剖面图;
图13是图12中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图14是图12中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图15是图12中所示本发明的半导体器件的剖面图,表示该半导体器件的制造方法;
图16是表示在图12中所示本发明的第二实施例中获得的布线宽度和布线电阻之间关系的特性曲线;和
图17是在常规半导体器件中获得的布线宽度和布线电阻之间关系的特性曲线。
下面参照附图详细说明本发明。并且是使用本发明的实施例以具体方式进行说明的。第一实施例:
图1表示本发明第一实施例的半导体器件。图2到图8按照工艺步骤的顺序依次展示本发明的半导体器件制造方法的一系列工艺步骤。
如图所示,在半导体器件的第一实施例中,膜厚为0.5-1.5μm的氧化硅的表面保护膜2形成在由例如硅等制成的半导体衬底上。形成在表面保护膜2上的是膜厚为0.8-1.5μm的氧化硅的层间绝缘膜3。形成在层间绝缘膜3上的是沟槽4,其是为掩埋布线设计的并具有约25μm的直径。此外,在层间绝缘膜3上形成膜厚为0.08-0.20μm的氮化硅(Si3N4)的另一层间绝缘膜16。具有所希望导电类型的器件区形成在半导体衬底的位置中,在图中未示出。
在为掩埋布线设计的沟槽4中形成;
膜厚为200-500埃的钽膜6;和膜厚为1.1-1.55μm的铜掩埋布线8。该铜掩埋布线8如此构成:膜厚为0.08-0.12μm的铜薄膜9与膜厚为1.0-1.5μm的铜厚膜堆叠在一起。此外,在钽膜6和铜掩埋布线8之间形成膜厚为约20埃的非晶态金属膜7。在钽膜6和表面保护膜2和层间绝缘膜3的每个之间形成膜厚为几个埃的氧化钽膜11。
非晶态金属膜7至少含有钽和铜。非晶态金属膜7的最小膜厚为约20埃,其可以基本上形成在钽膜6的整个表面上。即,这种情况下的非晶态金属膜7可以形成以便使其最大膜厚为约500埃。另外,氧化钽膜11含有除了以“TaOx”为代表的以外还含有以“TaSix”和“TaNx”为代表的钽化合物。
含有铅(Pb)和锡(Sn)的焊料层12与铜掩埋布线8的端部连接,并以这种方式形成,即它从层间绝缘膜16的一部分表面延伸。形成在焊料层12上的是铜的凸形电极13。在半导体器件用倒装法在布线衬底上实现时凸形电极13用做实施电极。
下面参照图2-8介绍本例的半导体器件的制造方法。
首先,如图3所示,在用CVD工艺在层间绝缘膜2上形成膜厚为0.8-1.5μm的氧化硅的层间绝缘膜3之后,在上述层间绝缘膜3上形成膜厚为0.05-0.12μm的氮化硅的另一层间绝缘膜5。如后面所述,在铜厚膜进行CMP(即化学机械抛光)工艺时层间绝缘膜5用做停止层。
然后如图4所示,使用光刻技术,需要层间绝缘膜5的区域用抗蚀剂膜14作掩模。之后,不需要层间绝缘膜5的区域用干法腐蚀工艺去掉,从而形成为掩埋布线设计的沟槽4,该沟槽4具有约0.25μm的直径。
再如图5所示,在去掉抗蚀剂膜14之后,使用溅射法在为掩埋布线设计的沟槽4和层间绝缘膜5上形成膜厚为200-500埃的钽膜6。
如图6所示,使用溅射法形成膜厚为0.08-0.12μm的铜薄膜8。
然后用电镀在铜薄膜9上形成膜厚为1.0-1.5μm的铜厚膜10。铜厚膜10形成得从为掩埋布线设计的沟槽4向外延伸。
铜膜形成为两层的原因是需要在为掩埋布线设计的沟槽4中形成具有足够膜厚的铜掩埋布线。
接着,如图7所示,在处理室15中被接收半导体衬底1,然后在约400℃的温度进行热处理约20分钟。结果,钽膜6与铜薄膜9反应,从而在其间形成膜厚约为20埃的非晶态金属膜7。同时,钽膜6与形成表面保护膜2和层间绝缘膜3的每个的氧化硅反应,从而在其间形成膜厚约为几个埃的氧化钽膜11。
如上所述,由于非晶态金属膜7形成在钽膜6和铜薄膜9之间,所以钽膜6更紧密地与铜薄膜9接触。用相同的方式,由于氧化钽膜11形成在钽膜6和表面保护膜2和层间绝缘膜3的每个之间,钽膜6更紧密地与表面保护膜2和层间绝缘膜3接触。
然后如图8所示,使用CMP(即化学机械抛光)工艺抛光位于为掩埋布线设计的沟槽4外面的的铜厚膜10表面上不希望的隆起部分,从而使平面度达到一致水平。在此抛光处理中,由于氮化硅的层间绝缘膜5作为停止层,所以抛光操作停止在层间绝缘膜5的表面上。结果铜掩埋布线8形成在为掩埋布线设计的沟槽4中。
图9是在工艺的上述阶段中铜掩埋布线8的透视图,其中铜掩埋布线8是沿着形成在位于半导体衬底1上的层间绝缘膜3中的沟槽4形成的。通过铜掩埋布线8,形成在半导体衬底1中的器件的各个区域彼此连接,或者器件的区域与其它铜掩埋布线连接,或者其它铜掩埋布线彼此连接。
图10是表示进行热处理的温度(这里称为热处理温度,在曲线的x轴的刻度)和进行热处理的时间周期(这里称为处理时间,在曲线的y轴的刻度)之间关系的特性曲线。从上述曲线清楚看出,这种热处理的处理温度和处理时间是彼此成反比的。因而,可以通过增加处理温度来减少处理时间。
但是,处理温度的上限约为700℃,这是由热处理的处理条件决定的。当在超过该上限的温度进行热处理时,在形成LSI的MOS晶体管中会出现如短沟道效应和击穿现象等许多问题,导致LSI的性能下降。
对于热处理中的处理温度的下限,当处理温度太低时,热处理的效果不好并且处理时间过分延长,从而使这种热处理操作不充分。鉴于上述事实,热处理的处理温度的下限被限制为约400℃。另外,关于处理时间,鉴于处理温度的上限和下限,最好选择处理时间在2-20分钟范围内。
此外,最好基本上在钽膜6的整个表面上形成非晶态金属膜7。顺便提及,不必要求非晶态金属膜7的膜厚太大,只要非晶态金属膜7是连续形成的即可。例如,即使具有膜厚为约20埃的非晶态金属膜7也可以获得足够的效果。
然后去掉在单独工艺步骤过程中已经被污染的层间绝缘膜5。之后,使用溅射工艺重新形成膜厚约为0.08-0.20μm的氮化硅的另一层间绝缘膜16。然后使用溅射工艺以如下方式形成焊料层12,即焊料层12延伸到达层间绝缘膜16的表面并与铜掩埋布线8的端部连接。此后,铜的凸形电极13通过上述焊料层12形成,从而制成本例的半导体器件。
图11是表示在本发明的本例中获得的布线宽度和布线电阻之间关系的特性曲线。与图17中所示的常规例子相比可以清楚看出,本发明的本例可以保持布线电阻基本上在预定相对低的值,无论布线宽度如何变化。另一方面,在常规例子中,布线电阻与布线宽度成反比例变化。
如上所述,在这种构形的本发明实施例中,由于非晶态金属膜7形成在用做阻挡金属膜的钽膜6和铜掩埋布线8之间,钽膜6更紧密地与铜掩埋布线8接触。因此,可以防止铜掩埋布线8剥落,提高了本发明的半导体器件的可靠性。因此对于本发明来说能以更容易的方式制造高性能半导体器件。
另外,由于氧化钽膜11形成在用做阻挡金属膜的钽膜6和层间绝缘膜3之间,所以对于钽膜6来说更紧密地与表面保护膜2和层间绝缘膜3的每个接触。因而,不用担心铜掩埋布线8会剥落。第二实施例:
图12表示本发明第二实施例的半导体器件。图13-15是按照工艺步骤的顺序的工艺流程图,表示半导体器件的制造方法。
此第二实施例与本发明半导体器件的上述第一实施例之间的主要区别在于,第二实施例在其铜掩埋布线中使用多层结构(即两层结构)。换言之,当第一实施例的铜掩埋布线8称为第一层时,本发明的第二实施例使用铜掩埋布线25的附加(即第二)层。此外,在本发明的第二实施例中,非晶态金属膜23形成在该铜掩埋布线25和钽膜20之间;氧化钽膜24形成在钽膜20和层间绝缘膜17之间;另一非晶态金属膜29形成在第一层铜掩埋布线8和钽膜20之间。
含有铅(Pb)和锡(Sn)的焊料层27与第二层铜掩埋布线25的端部连接,并以其从层间绝缘膜26的一部分表面延伸的方式形成。形成在该焊料层27上的是铜凸形电极28。当半导体器件用倒装法在布线衬底上实现时该凸形电极28用做执行电极。
下面参照图13-15,按照该方法的工艺步骤的顺序介绍本例的半导体器件的制造方法。
首先,如图13所示,通过使用通过图8中所示的工艺步骤获得的半导体衬底1,用CVD工艺在半导体衬底上形成膜厚为0.8-1.5μm的氧化硅的层间绝缘膜17。之后,用溅射工艺在上述层间绝缘膜17上形成膜厚为0.08-0.12μm的氮化硅的另一层间绝缘膜18。接下来使用光刻技术,在层间绝缘膜17和18中形成为掩埋布线而设计的直径约为0.25μm的沟槽19,从而暴露第一层铜掩埋布线8。
如图14所示,使用溅射工艺在沟槽19和层间绝缘膜18上依次形成膜厚为200-500埃的钽膜20和膜厚为0.08-0.12μm的铜薄膜21,其中沟槽19是为掩埋布线设计的。然后用电镀在铜薄膜21上形成膜厚为1.0-1.5μm的铜厚膜22。
在与图7所示的相同的条件下进行热处理,在钽膜20和铜薄膜21之间形成膜厚约为20埃的非晶态金属膜7。同时,钽膜20与形成层间绝缘膜17的氧化硅反应,从而在其间形成膜厚约为几个埃的氧化钽膜24。此外,同时,非晶态金属膜29形成在第一层铜掩埋布线8和钽膜20之间。如上所述,由于非晶态金属膜23形成在钽膜20和铜薄膜21之间,同时非晶态金属膜29形成在第一层铜掩埋布线8和钽膜20之间,所以钽膜20更紧密地与铜薄膜21接触。以同样的方式,由于氧化钽膜24形成在钽膜20和层间绝缘膜17之间,钽膜20更紧密地与层间绝缘膜17接触。
如图15所示,使用CMP(即化学机械抛光)工艺抛光位于为掩埋布线设计的沟槽19外面的铜厚膜22表面上不希望的隆起部分,从而实现平面度达到一致的水平。在该抛光处理中,由于氮化硅的层间绝缘膜18用做停止层,所以抛光操作停止在层间绝缘膜18的表面上。结果第二层铜掩埋布线25形成在为掩埋布线设计的沟槽19中。因此第二层铜掩埋布线25与第一层铜掩埋布线8电连接。如在图9中所示的第一层掩埋布线8的情况下,沿着为掩埋布线设计的沟槽19形成第二层铜掩埋布线25。
然后去掉层间绝缘膜18,之后使用溅射工艺重新形成氮化硅的另一层间绝缘膜26。再使用溅射工艺以如下方式形成焊料层27,即焊料层27延伸到达层间绝缘膜26的表面并与铜掩埋布线25的端部连接。接下来通过上述焊料层27形成铜的凸形电极28,从而制造了本例的半导体器件。
如上所述,具有上述结构的第二实施例也可以获得基本上与本发明第一实施例的相同的效果。
另外,由于对于本例来说可以在第一层铜掩埋布线和钽膜之间形成非晶态金属膜,所以钽膜更紧密地与铜掩埋布线接触。
例如,虽然在上述实施例中介绍了用做阻挡金属膜的钽膜,但是也可以使用任何一种钽基金属作为阻挡金属膜的材料。钽基金属除了钽本身以外还可以包括钽化合物,如氮化钽和氮化硅钽。
另外,除了铜掩埋布线形成在为掩埋布线设计的沟槽中的情况以外,也可以将本发明应用于如下情况,即接触孔、通孔等孔形成在层间绝缘膜中并且用做栓塞电极的铜电极形成在接触孔、通孔等孔中。
另外,铜掩埋布线可以由纯铜或如铜铝合金、铜银合金、铜硅合金等的铜合金的任何一种构成。
此外,除了氧化硅和氮化硅之外,层间绝缘膜可以由BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)等构成。
而且热处理可以在除了氧化气氛以外的任何气氛中进行。例如,除了N2气氛以外,任何惰性气氛如Ar(氩)气氛、He(氦)气氛等惰性气氛也可以使用。
此外,铜掩埋布线可以是层的数量等于或大于三的多层型。在这种情况下,每次形成铜掩埋布线时,在上述条件下进行热处理。
此外,在CMP(即化学机械抛光)工艺过程中不必要求使用用做停止层的氮化硅的层间绝缘膜。
另外,由于含有钽的金属氧化物膜形成在钽基金属和层间绝缘膜之间,所以钽基金属更紧密地与层间绝缘膜接触。因而,可以防止铜或铜基导电材料剥落。
很显然本发明不限于上述实施例,在不脱离本发明的范围和精神的情况下是可以改变和修改本发明的。