半导体保护器件及其制造方法 本发明涉及半导体保护器件和制造半导体保护器件的方法。
本发明特别涉及半导体器件中芯片上的静电保护元件，该半导体器件包括具有0.5微米或以下的最小互连宽度的具有微细特征的互补型MOS半导体集成电路。
以往，本领域的技术人员由例如下列文献中已经了解了这种类型的半导体芯片上的静电保护技术。
更具体地说，如图6所示，美国专利5502317披露了形成于P型半导体衬底126表面上的N阱142、连接到其中形成的外部端子上的P型扩散层146和N型扩散层144、和形成于半导体衬底126上且其一部分包含在N阱142中的N型扩散层114、通过元件隔离区124且连接到接地端118的N型扩散层112和形成于半导体衬底126上的N型扩散层122。
在该已知地半导体保护器件中，当过大的正静电电压施加到外部端子上时，由N型扩散层114和P型半导体衬底126形成的PN结呈现雪崩击穿，由此提高衬底上的电位。
由于该作用，由N型扩散层114、P型半导体衬底126和N型扩散层112形成的NPN晶体管导通。
由此，N阱142中P型扩散层146的区域中的电位降低，从而使由P型扩散层146、N阱142和P型半导体衬底126形成的PNP晶体管导通。
结果，NPN晶体管和PNP晶体管以互补方式工作，以便增强集电极电流，结果进入所谓闸流管工作的低阻条件，从而由于引起电流流动使内部电路得到保护。
在作为现有技术类似实例的美国专利5872379中，如图7所示，其基本结构与图6中的相同，图6和图7之间在结构上的主要差别是：代替图6所示的元件隔离区124，在图7中形成具有P-LDD结构的P型扩散层38，在P型扩散层38与N型扩散层20之间的边界40的PN结的反向耐压被降低，以致闸流管工作的触发电压被降低，从而提高了保护能力。
就具有慢上升时间的外部脉冲来说，以往这种类型的半导体保护元件是有效的。可是，对于具有快上升时间的脉冲来说，它的保护能力方面就较差。
特别是，有一种已知的充电器件模型(CDM：charged devicemodel)模式的静电脉冲，其上升时间非常快，为500ps或更短，具有10A或更大的放电电流，从而引起有微细特征的MOS LSI元件的栅极氧化膜等失效。以往的保护元件特别是在低容量以提供对象这样的快模式静电脉冲的保护方面存在困难。
通过各种模拟，作为对这种类型保护元件相对于CDM模式脉冲的低保护能力的原因进行调查的结果，本发明人发现了其原因。
具体地说，有两个原因，取决于过压是正的还是负的而不同。
例如，在第一种情况下，正的过压施加到现有技术这种类型的半导体保护元件上，元件按闸流管进行工作，但启动速度慢，以致相对于快脉冲来说，大于击穿电压的电压被施加到内部电路上，从而引起低的击穿耐压。
此外，按照本发明人进行的模拟，发现启动速度取决于闸流管元件中阳极与阴极之间的距离Dac。
具体地说，图10表示模拟将以往的闸流管元件用作保护元件的情况的结果，其中施加1000V的CDM模式静电脉冲，该图示出在施加给被保护的内部电路的电压VoxMAX与闸流管元件中阳极和阴极之间的距离Dac间的关系。
由图10清楚地看出，为了减小施加到内部电路上的最大电压VoxMAX，必须减小闸流管元件中阳极和阴极之间的距离Dac。
可是，利用以往的结构难以减小该距离。也就是说，在展示美国专利5502317所披露的现有技术结构的图6中，参考标号146表示阳极，标号112表示阴极，在其之间有N型扩散层114和元件隔离膜124，因而限制了阳极-阴极距离Dac的减小。
在展示作为现有技术的美国专利5872379的说明书中所述结构的图7中，参考标号34表示阳极，标号18表示阴极，在其之间夹有N型扩散层20和P型扩散层38，因而使Dac难以减小。
第二种情况是：负的CDM模式脉冲施加到以往的保护元件上。在这种情况下保护能力减小的原因是元件按二极管工作，其中元件的寄生电阻引起被保护电路的电压升高。
也说是说，在CDM模式静电放电的情况下，由于有大的放电电流，即使利用小的寄生电阻，在元件端子产生的电压也会升高，从而引起内部电路的击穿。
本发明人根据模拟情况发现，寄生电阻基本上与二极管阴极和阳极之间的距离成比例。因此，期望减小二极管阴极和阳极之间的距离，尽管在以往的结构中这是难以实现的。
具体地说，在美国专利5872379所披露的结构中，对于二极管工作来说，N型扩散层20用作阴极，P型扩散层14用作阳极，其间插有N型电极18和P型电极38，以致在其间距离的减小上有限制。
此外，在日本专利2669245中，公开了使用结型场效应晶体管作为保护元件的结构。
可是，就有微细特征的半导体器件中CDM模式的静电放电来说，该专利中没有有关使用具有闸流管结构的保护电路的技术的描述。
此外，在日本未审查专利公开特开昭59-181044中，公开了使用具有两个晶体管的保护电路和把电阻级作为用于MOSFET的栅保护电路的结构。可是，就有微细特征的半导体器件中CDM模式的静电放电来说，在该公开中没有有关使用具有闸流管结构的保护电路的技术的描述。
此外，在日本未审查专利申请62-165966中，公开了使用齐纳二极管作为半导体元件的保护电路的结构。可是，与前述公开一样，就有微细特征的半导体器件中CDM模式的静电放电来说，在该申请中没有有关使用具有闸流管结构的保护电路的技术的描述。
在日本未审查专利公开特开平9-223748中，公开了使用二极管作为保护电路和MOSFET并联连接以及保护晶体管被连接到输入端的结构。可是，与前述公开情况一样，就有微细特征的半导体器件中CDM模式的静电放电来说，在该申请中没有有关使用具有闸流管结构的保护电路的技术的描述。
在日本未审查专利公开特开平9-191082中，公开了使用闸流管结构作为CMOS电路的保护电路的技术。可是，其基本结构是垂直型MOS，并且因闸流管结构之间形成氧化膜作为隔离层，因而电极之间的距离被延长，从而不可能适合高速脉冲。
在该公开中，没有有关驱动作为闸流管触发器的二极管的技术的描述。
因此，本发明的目的在于，为了改进上述现有技术的缺点，提供一种保护元件结构，例如在以往的CMOS LSI中制造时，不会附加特殊的工艺步骤，能够在衬底上制造，并且还提供相对于CDM模式静电脉冲之类的快脉冲的高保护能力。本发明的再一个目的在于提供一种制造半导体保护器件的方法。
为了实现上述目的，本发明具有下列基本技术结构。
具体地说，本发明的第一方面是一种半导体保护器件，包括：第一导电类型的第一阱；第二导电类型的第二阱，其直接与所述第一阱连接；第一导电类型的第三阱，其直接与所述第二阱的一个侧面连接，该侧面与连接所述第一阱的侧面相向设置，三个阱都形成在衬底上；在第二导电类型的所述第二阱内形成的第一导电类型的扩散层；所述第一导电类型的所述第一阱内形成的第二导电类型的第二扩散层，接近于所述第一扩散层并相向设置；在第二导电类型的所述第二阱和第一导电类型的所述第三阱的边界部分的位置上设置以便桥接在它们之间的第二导电类型的第三扩散层，所述位置与第二导电类型的所述第二阱和第一导电类型的所述第一阱的边界部分上的位置不同，在该位置上，所述第一扩散层和所述第二扩散层接近地相向设置；和设置在所述第一导电类型的所述第三阱内的第一导电类型的第四扩散层，该扩散层与所述第二导电类型的所述第三扩散层接近地相向设置形成；其中，所述第一和所述第三扩散层与第一端子连接，而所述第二和所述第四扩散层与第二端子连接。
本发明的第二方面是一种制造半导体保护器件的方法，该方法包括下列步骤：把第一掩模材料设置在半导体衬底的至少一部分上，并在其中注入第二导电类型离子，以形成第二导电类型的第二阱；至少在形成所述第二阱的区域中形成第二掩模材料，在直接接触所述第二阱但在所述第二阱区域外的区域中注入第一导电类型离子，以便形成第一导电类型的第一阱和第一导电类型的第三阱；形成第三掩模材料，其具有至少在与桥接所述第三阱区和所述第二阱区的区域相对的位置上形成的第一孔、和在所述第一阱区的位置上形成的第二孔，该第二孔基本上与所述第二导电类型区域的所述第二阱对置，并注入第二导电类型离子，以便分别形成所述第二导电类型的第三和第二扩散层；形成第四掩模材料，其具有在所述第二阱区中至少在与所述第一阱区中形成的接近于所述第二扩散层并相向设置的区域相应的位置上形成的第三孔，在所述第三阱区中且与在所述第二阱区中接近于所述第三扩散区域并相向设置的区域相应的位置上形成的第四孔，并注入第一导电类型离子，以便分别形成所述第一导电类型的第一扩散层和第四扩散层。
通过采用上述结构，本发明的半导体保护器件和制造半导体保护器件的方法提供这样的闸流管元件，其具有作为阳极的第一扩散层和作为阴极的第二扩散层，当施加正过压脉冲时，该元件以这种方式工作。
在上述条件下，在LSI器件制造技术的限制内，可以减小阳极与阴极之间的距离。例如，在具有0.25μm设计规则的情况下，该距离可设立为1μm或更小。
因此，即使施加第一正静电脉冲，例如CDM模式脉冲，保护元件的响应速度快，从而能够限制施加到被保护电路的电压升高。
在负过压情况下，按二极管那样工作，该二极管具有作为阴极的第三扩散层和作为阳极的第四扩散层。在该例中，还可以减小阴极与阳极之间的距离，在制造技术的限制内，可以形成具有非常慢的内部电阻。由此，即使在过放电电流值的情况下，也可以限制内部电路中的电压升高。
图1是表示本发明半导体保护器件实例的总的结构的图。图1(A)表示其平面图，图1(B)表示其沿图1(A)的线a-a＇的剖面图。
图2是表示将本发明的半导体保护器件作为主保护元件设置于集成电路输入电路中的实例的方框图。
图3是表示内置有本发明半导体保护器件作为辅助保护元件的输入电路实例的方框图。
图4是说明按照本发明制造半导体保护器件的方法的结构实例的剖面图。
图5是说明按照本发明制造半导体保护器件的方法的结构实例的剖面图。
图6是表示以往的半导体保护器件结构实例的剖面图。
图7是表示以往的半导体保护器件结构实例的剖面图。
图8是说明本发明的一部分半导体保护器件工作的图。
图9是说明本发明的一部分半导体保护器件工作的图。
图10是表示对输入电路施加1000伏CDM模式静电脉冲时保护元件的阳极与阴极距离之间关系的曲线图，其中作为主保护元件，本发明的半导体保护器件构成该保护元件，并对内部电路施加最大电压VoxMax。
下面参照相关附图详细描述本发明的优选实施例。
具体地说，图1(A)是展示本发明半导体保护器件的具体结构的平面图，图1(B)是其剖面图。这些附图表示半导体保护器件300，该器件300具有第一导电类型的第一阱101；直接连接到所述第一阱101的第二导电类型的第二阱102；直接连接到所述第二阱102一侧的第一导电类型的第三阱101＇，该侧与连接所述第一阱101的一侧相向；三个阱都形成在衬底100上，在第二导电类型的所述第二阱102中形成第一导电类型的第一扩散层103，第二导电类型的第二扩散层104形成在所述第一导电类型的所述第一阱101中并大致与所述第一扩散层103相向地设置，第二导电类型的第三扩散层105设置在所述第二导电类型的所述第二阱102和第一导电类型的所述第三阱101＇的边界部分203上方的位置处以便桥接在它们之间，所述位置203与第二导电类型的所述第二阱102和第一导电类型的所述第一阱101的边界部分之上的位置200不同，在位置200以接近的相向关系设置所述第一扩散层103和所述第二扩散层104，和第一导电类型的第四扩散层106设置在所述第一导电类型的所述第三阱101＇中，第四扩散层106按与所述第二导电类型的所述第三扩散层105的接近并相向设置的关系形成，其中所述第一扩散层103和所述第三扩散层105连接到第一端子107，同时所述第二扩散层104和所述第四扩散层106连接到第二端子108。
应注意，在本发明中，如图1(A)所示，第二阱102被第一阱101包围，但图1(B)表示第二阱102被夹置于第一阱101之间，这样为了便于说明本发明的结构，把左手侧第一阱部分称为第三阱区101＇，而事实上第三阱区101＇和第一阱区101是形成为一体的。
图1中，参考标号110表示连接到作为第一端子107形成的金属互连的端子互连，参考标号111表示接触孔。
图1(B)是沿图1(A)中线a-a＇所做的剖面图。
该图表示如图1所示的本发明的半导体保护器件300的具体实例，其中在第一导电类型的阱101中将第二导电类型的阱102形成为岛，第一扩散层103和第二扩散层104接近地设置，以便包围第一导电类型阱101和第二导电类型阱102之间的边界201，第三扩散层105设置在两个阱内，以便桥接第三导电性阱(the third conductivity well)101＇和第二导电类型的阱102之间的边界边缘203，边缘203位于与在第一导电类型阱101与第二导电类型阱102之间形成边界边缘相向之处。
在该器件中，所示的第四扩散层106以接近和平行于第三扩散层105的关系形成在第三导电性阱101＇中。
如图1所示，在本发明的该实例中，不必具有连续设置的第一至第四扩散层。例如，可以具有设置于位置202或204处的第三扩散层105和第四扩散层106等，位置202或204形成第一导电类型阱101和第二导电类型阱102之间的边界。
在本发明中，第一端子107和连接到其上的端子互连110是要求保护的半导体器件的输入端子，第二端子108设计为制成接地端子。
本发明保护的半导体电路最好是由MOS半导体元件构成，具体地说，本发明保护的MOS集成电路可以包括由至少一个P型MOS晶体管和一个N型MOS晶体管所形成的反相电路，其栅极是输入/输出信号端子，其N型MOS晶体管的源极是接地端，从而形成CMOS反相器。
本发明的半导体保护器件300主要由MOS晶体管形成，以致期望由此保护的半导体器件例如是由MOS半导体元件形成的器件，从而能够使用通用制造工艺方法，以便提高效率和减少成本。
如上所述，在本发明的半导体保护器件300中，需要由第一扩散层103、第二导电类型阱102、第一导电类型阱101和第二扩散层104形成闸流管结构，还需要在第三扩散层105与第四扩散层106之间形成二极管。
在形成闸流管结构的第一扩散层103与第二扩散层104之间的直线距离Y(即Dac)。必须形成为尽可能短，期望使其为2μm或以下，为1μm或以下更好。
以同样的方式，在本发明中，期望在形成于第三扩散层105与第四扩散层106之间的二极中的第三扩散层105与第四扩散层106之间的距离X尽可能短。
特别是，如图1中所示，期望能形成本发明中第三扩散层105的结构，以便使第三扩散层105的主要部分250设置在第二导电类型阱102中，和第三扩散层105的其余部分251则设置在第三导电性阱101＇中。
在本发明的第三扩散层105中，期望接触107连接到设置于第二导电类型阱102中的第三扩散层105上的位置的表面。
本发明的半导体保护器件300的特征在于：形成在第三扩散层105与第一导电类型的第三阱区101＇之间的二极管象驱动闸流管结构的触发器那样工作。
下面详细说明本发明半导体保护器件300的工作。
具体地说，因本发明半导体保护器件300采用上述基本结构，在正过压的情况下，象闸流管元件那样工作，第一扩散层103用作阳极，第二扩散层104用作阴极。
在这种模式中，阳极与阴极之间的距离Dac可减小到LSI制造技术所允许的限度内，对于具有0.25μm或以下设计规则的CMOS LSI器件的情况，可以使该距离为1μm或更小。
因此，即使施加如CDM模式脉冲之类的高速正静电脉冲，保护元件的响应速度也是高的，从而可限制施加到被保护电路上的电压升高。
在负过压的情况下，象二极管那样工作，第三扩散层105用作阴极，第四扩散层106用作阳极。在该模式中，在制造技术所允许的限度内还可以减小阴极与阳极之间的距离，从而能够实现具有非常低的内部电阻的二极管。由此，即使在大放电电流值的情况下，也可限制内部电路中电压的升高。
更具体地说，在本发明中，在对图1中端子110施加正过压的情况下，半导体保护器件300象PNPN闸流管元件那样工作，该PNPN闸流管元件由P型扩散层103、N型阱102、P型阱101、N型扩散层104形成，从而使内部电阻大大地减小。
在这种条件下，如果阳极(P型扩散层103)与阴极(N型扩散层104)之间的距离Dac为1μm或更小，半导体保护器件300的启动速度高，以致按照图10，即使施加1000V的CDM模式脉冲，内部电路中的电压升高也限制在小于15V。制造技术上的进步能够使Dac非常小。
特别是，即使用于内部电路中的栅氧化膜的固有耐压由于按设计规则的减小而被减小，但因通过适当地建立距离Dac，当施加过压时，可使内部电路中电压的升高限制为低于耐压，因而可以保护内部电路不被击穿。
如果负过压施加到图1的端子110上，那么半导体保护电路300象二极管那样工作，其中N型扩散层105用作该二极管的阴极，P型扩散层106用作阳极。在这种模式中，因为其结构是使阳极与阴极之间的距离最小，所以在工作期间的内部电阻不会超过1欧姆。因此，即使放电电流最大值为10A，保护元件端子间的电压也不会超过10V。
在本发明的半导体保护器件300中，在研究闸流管结构有效工作的原因的基础上，证实由于以下所描述的现象，因而可高速驱动上述闸流管结构。
具体地说，在本发明中，如图8(a)所示，当正过压施加到端子110上，脉冲在其初始上升处时，形成在N型扩散层105与P型阱101之间结的二极管呈现雪崩击穿，从而反向电流流动。
因该电流增加整个P阱上的电位，在由固定于地电位的N扩散层104和P型阱101形成的二极管的阳极侧电位升高，从而如图8(b)所示，局部正向电流流动。
这是由于该电流是由N型阱102、P型阱101和N型扩散层104形成的NPN双极型晶体管的基极电流，从而导致该NPN双极晶体管导通，导致电流从作为集电极的N型扩散层105流入作为发射极的N型扩散层104。
因为该集电极电流引起的电压降，因而在由P型扩散层103和N型阱102形成的结附近，N型阱的电位降低，从而正向电流从P型扩散层105流向N型阱102。
这是由于该正向电流是由P型扩散层103、N型阱102和P型阱101所形成的PNP双极型晶体管的基极电流，因而PNP晶体管导通，如图9(c)所示，结果是使集电极电流从P型扩散层103流向P型阱101。
上述NPN晶体管和PNP晶体管的集电极电流是反向晶体管的基极电流，因而它们用于增加集电极电流。从本质上说，这形成了PNPN闸流管作用，因而在内部电路上的电压升高和过压脉冲达到峰值，大量的电流流过低的内部电阻，从而保护内部电路。
具体地说，发现在本发明的半导体保护器件300中，当正CMD模式脉冲施加到输入端时，形成于第三扩散层105与第一导电类型阱101之间或第三扩散层105与第四扩散层106之间的二极管用作该闸流管结构的触发器。
下面，参照图2-图3，详细说明将本发明的半导体保护器件300设置于半导体器件中的情况。
具体地说，图2表示将图1所示本发明的保护元件300设置于集成电路输入电路中。
具体地说，在图2中，具有通过电阻R1连接的内部电路302，电阻R1的端子210作为外部连接端子，具有元件宽度W为50μm的根据本发明的半导体保护器件301插在该外部端子210与地互连之间。
具体地说，如图2所示，在本发明的该实例中，具有至少一个接地端子和一个输入/输出信号端子且形成在半导体衬底上的被保护的MOS型集成电路302，通过设置于衬底上且连接到输入/输出信号端子的第一电阻连接到外部端子上，本发明的半导体保护器件301连接到外部端子210的第二端子上。
本质上，在图2所示的实例中，当高速过压施加到端子210上时，保护元件302达到导通条件，如上所述，以致电流流动，从而使端子上的电压钳位。
电阻R1防止保护元件在开始导通之前在过压的初始200ps时内部电路电压的升高。
R1的值应该在50欧姆至200欧姆的范围内。通过使用其宽度W为50μm的保护元件，即使在具有会引起保护元件本身热击穿的高能量和过压的人体模型(HBM)模式中的慢静电脉冲情况下，保护元件本身也不会被损坏。
图3显示另一个实例，其中本发明的保护元件300被设置为集成电路输入电路的辅助保护元件。
具体地说，在图3中，元件210是外部连接端子，其具有通过串联连接的电阻R1和R2连接到其上的内部电路302，作为主保护元件的N型MOS FET 303具有连接到端子210和地互连304之间的接地栅极。
本发明的保护元件301设置在电阻R1和R2之间的结点与地互连连接点之间。在这种情况下，保护元件的宽度W为10μm。
更具体地说，本发明该实例中的半导体保护器件300具有被保护的MOS型集成电路，该电路具有形成在半导体衬底上的至少一个接地端子和一个输入/输出信号端子，形成在半导体衬底上的外部端子，彼此串联连接的第一和第二电阻，第一保护元件和由金属形成的接地互连。
第一电阻连接到外部端子与第二电阻之间的结上，第二电阻连接在该结点与至少一个输入/输出信号端子之间，第一保护元件连接在外部端子与金属接地互连的一端之间，金属接地互连的另一端连接到MOS型集成电路的至少一个接地端子上。
按该方式构成的半导体保护器件300的第一端子与外端子连接，第二端子与接地端子连接，第二半导体保护器件的第一端子与接触1连接，第二半导体保护器件的第二端子至少与MOS型集成电路的其中一个接地端子连接。
就是说，在图3所示的实例中，在没有辅助保护元件的情况下，当对端子210施加高速过压时，主保护元件的N型MOS晶体管起到寄生双极型器件的作用，使放电电流从主保护元件通过接地互连304流至接地点。当出现这种情况时，由于主保护元件的内部电阻大，还由于接地连接的寄生电阻Rg，所以在外端子310和接地点之间出现高电压。
例如，在施加CDM模式的10A静电脉冲的情况下，如果主保护元件的内部电阻为2欧姆，Rg为1欧姆，那么在310和接地端子之间呈现30V的电压，以致损坏从外端子输入信号的内部电路302的概率高。
如图3所示，如果本发明的保护元件被用作辅助保护元件301，那么该辅助保护元件根据上述相同的原理被高速启动，内部电阻被极大地减小，使对内部电路施加的电压被限制。在施加可能导致热破裂的HBM模式脉冲的情况下，由于有电阻R1，所以在主保护元件303中几乎没有电流流动。
通过使主保护元件的宽度大，可以防止主保护元件本身的破裂。由于HBM模式静电脉冲未达到辅助保护元件，所以即使辅助保护元件的元件宽度降低至10μm，也不会损坏辅助元件本身，尺寸的减小降低了芯片上辅助保护元件占有的表面积。
电阻R2的值是这样的值，在辅助保护元件开始工作前，该阻值防止在最初的200ps期间对内部电路施加的电压的上升。例如，使电阻R1为50欧姆，使电阻R2为50欧姆。
下面，详细解释制造半导体保护器件300的方法。
在本发明中，制造半导体保护器件的方法的第一方面包括如下步骤：把第一掩模材料设置在半导体衬底的至少一部分上，并在其中注入第二导电类型离子，以形成第二导电类型的第二阱；至少在形成所述第二阱的区域中形成第二掩模材料，在直接接触所述第二阱但在所述第二阱区外面的区域中注入第一导电类型离子，以便形成第一导电类型的第一阱和第一导电类型的第三阱；形成第三掩模材料，其具有在与至少桥接所述第三阱区和所述第二阱区的区域相对的区域位置上形成的第一孔、和在所述第一阱区的位置上形成的第二孔，几乎与所述第二导电类型区域的所述第二阱相向设置，并注入第二导电类型离子，以便分别形成所述第二导电类型的第三和第二扩散层；形成第四掩模材料，其具有在所述第二阱区中、至少在对应于与所述第一阱区中形成的所述第二扩散层接近并相向设置的区域的位置上形成的第三孔，和在所述第三阱区中且相应于所述第二阱区中与所述第三扩散区域接近并相向地设置的区域的位置上形成的第四孔，并注入第一导电类型离子，以便分别形成所述第一导电类型的第一扩散层和第四扩散层。
此外，在本发明中，制造半导体保护器件的方法的第二方案包括如下步骤：在半导体衬底的至少一部分上设置岛状的第一掩模材料，在该部分中注入第二导电类型离子，以形成第二导电类型的岛状第二阱区；至少在形成所述第二阱的区域中设置第二掩模材料，在所述第二阱区外面的区域中注入第一导电类型离子，以便形成第一导电类型的第一阱区和第三阱区；形成第三掩模材料，其具有在与至少桥接所述第三阱区和所述第二阱区的区域相对的区域位置上形成的第一孔、和在所述第一阱区的位置上形成的第二孔，该第二孔与所述第二导电类型区域的所述第二阱接近并相向设置，并向所述第二阱注入第二导电类型离子，以便分别形成第三和第二扩散层；形成第四掩模材料，其具有至少在所述第二阱区中形成的、在与接近于所述第一阱区中形成的所述第二扩散层并相向设置的区域相应的位置上的第一孔，至少在所述第三阱区中形成的、且在所述第三阱区中与所述第三扩散层相向设置的位置上的第二孔，并注入第一导电类型离子，以便分别在所述第一阱区中形成所述第一扩散层和在所述第三阱区中形成第四扩散层。
下面，参照图4详细说明本发明的制造半导体保护器件300的具体实例。
具体地说，如图4(A)所示，在硅半导体衬底400上形成掩模材料410，在该掩模材料410中注入硼(B)离子，形成深度约2μm、杂质浓度约5×1017/cm3的P型阱401(对应于第一阱101和第三阱101’)。
接着，如图4(B)所示，在形成上述P型阱的区域中，形成掩模材料420，并在该掩模材料中注入磷(P)离子，形成厚度约为2μm、杂质浓度约为5×1017/cm3的N型阱402，然后除去掩模材料，如图4(C)所示，形成沟道形式的深度约为400nm的二氧化硅膜405元件间隔，形成厚度约为8nm的栅极氧化膜406，然后，利用多晶硅膜形成栅极407。
然后，如图5(D)所示，形成掩模材料430，在该掩模材料中注入砷(As)离子，形成N型扩散层403-1、403-2和402-3及403-4，这些扩散层相对于元件隔离膜和栅极自对准。
N型扩散层中的浓度大约为2×1020/cm3，其厚度大约为300nm。
接着，除去掩模材料430，并且如图5(E)所示，形成掩模材料440，以覆盖N型扩散层部分，在该部分注入BF2离子、形成P型扩散层404-1、404-2、404-3和404-4后，该部分相对于元件隔离膜和栅极自对准。
P型扩散层中的浓度大约为1×1020/cm3，其厚度大约为300nm。除去掩模材料，如图5(F)所示，在各N型和P型扩散层上形成互连接触408-1、408-2、408-3、408-4和408-5。
最终，扩散层404-1对应于本发明的保护元件的第一扩散层，扩散层403-1对应于其第二扩散层，扩散层403-2对应于其第三扩散层，而扩散层404-2对应于其第四扩散层。
扩散层403-3和403-4对应于形成内部电路的N型MOS晶体管的漏极扩散层和源极扩散层，而扩散层404-3和404-4对应于形成内部电路的P型MOS晶体管的漏极和源极。
金属互连408-1与外部端子连接，金属互连408-2与接地互连连接，金属互连408-3例如与接地互连连接，金属互连408-4与内部电路上的另一连接点连接，而金属互连408-5例如与电源端子连接。
如上所述，使用本发明的保护元件的半导体电路，即使在高速脉冲例如CDM模式脉冲情况下，也可防止内部电路的击穿，从而可实现高静电耐压。
其原因在于，当保护元件起到半导体闸流管作用时，可以在阳极和阴极之间形成距离，当该器件起到最小二极管作用时，可以在阳极和阴极之间形成距离，由此可以快速启动元件，从而降低内部阻抗。
此外，还利用降低集成电路的特征尺寸方面的优点，进一步减小阳极和阴极之间的距离，从而防止伴随着器件元件的特征尺寸的降低而降低耐压。
另外，如正常的CMOS LSI制造工艺那样，按照本发明，由于在一片相同的芯片上可以形成保护元件，所以在不增加器件成本的情况下，可以改善静电击穿保护。