一种应用于ICE的GPIO仿真电路技术领域
本发明属于仿真技术领域，特别涉及一种基于现场可编程阵列(FPGA)类型的MCU
在线仿真器的GPIO仿真技术。
背景技术
MCU的仿真/调试技术目前主要可以分为3类。第一类是模拟器(或软件仿真)，其实
质上是目标MCU的软件模型。第二类是ICE(在线仿真器)，其是低成本8-bit MCU嵌入式系统
中一类较为常见的仿真工具，可以理解为仿真目标MCU的等效物理设备。但该设备具备仿真
接口，使得IDE可以通过专用仿真驱动访问该设备，并实现实时仿真。相比模拟器，ICE能够
实时采集和产生物理信号，因此可以在实际电路系统中进行实时仿真。第三类是ICD(在线
调试器)，其已经将部分调试功能集成在MCU内核里面，如ARM推出SWD调试模块。相比ICE，
ICD还需要MCU的程序区是可擦除的。因此在OTP类型的MCU领域，ICE是实现仿真调试的最佳
方案。
然而，目前MCU的集成度越来越高，GPIO功能越来越复杂，如何保证ICE在GPIO仿真
方面能最逼近真实的目标芯片，又能兼容不同型号的目标芯片，成了ICE技术中的一项难
题。
如专利申请201510617717.5公开了一种用于ICE的MCU仿真方法，该方法通过CS-
SIM主模块和CS-SIM从模块来实现，其中ICE的CPU以及CS-SIM主模块集成在FPGA中，CS-SIM
从模块集成于目标芯片中；CS-SIM主模块通过监控CPU的SFR总线，在CPU读写模拟相关寄存
器的同时，将SFR信息通过CS-SIM总线写入到目标芯片当中；目标芯片中通过CS-SIM从模块
接收SFR信息完成SFR配置，最终将模拟输出映射到IO口上，实现芯片内部数模接口到ICE数
模接口的等效替换。然而，该方法实现复杂，特别是对硬件的要求高，且对多种电气特性兼
容性差，无法实现GPIO的动态配置。
GPIO模式的动态配置指的是，GPIO模式通过用户程序动态改变，而不需要手动对
电路进行短接、跳线等操作。FPGA可以实现大部分GPIO模式，但不能实现动态配置。因此如
何通过外部电路实现GPIO模式的动态配置，又能很好的兼容目标MCU的GPIO动态特性和静
态特性，成了ICE设计过程中的一个重要难题。FPGA的IO电压范围一般只有1.5-3.3V。但通
用MCU的电压一般达到5V左右。因此，如何实现电平转换，又能实现GPIO复用模式，成了ICE
设计过程中需要解决的难题。目前很多MCU都集成了模拟电路，如ADC电路、比较器电路等。
GPIO的模拟复用功能根据MCU类型变化多样。如何实现与兼容MCU的数模复用类GPIO，也是
ICE设计过程中需要解决的难题。
发明内容
基于此，因此本发明的首要目地是提供一种应用于ICE的GPIO仿真电路，该仿真电
路提出了一种GPIO电路结构和FPGA驱动逻辑，可以实现多种电气特性兼容和多种模式兼
容。
本发明的另一个目地在于提供一种应用于ICE的GPIO仿真电路，该仿真电路可以
实现多种GPIO模式的动态配置及GPIO宽范围的工作电压，且实现简便，易于实施。
为实现上述目的，本发明的技术方案为：
一种应用于ICE的GPIO仿真电路，所述GPIO仿真电路由复数路相同的基本GPIO电
路组成，其中，一路基本GPIO电路包括有两个串联在一起的电平转换IC，且所述电平转换IC
之间串联有电阻。
所述电平转换IC，包括有反向连接在一起的两个二极管，所述二极管并联于FPGA
的一条驱动线上，且两个电平转换IC中的二极管分别接有不同的FPGA驱动线。
进一步，所述两个电平转换IC，前面一个为第一电平转换IC，后面一个为第二电平
转换IC，第一电平转换IC和第二电平转换IC之间设置有电阻；所述第一电平转换IC和第二
电平转换IC串联于FPGA的IOA驱动线，且第一电平转换IC的二极管接于FPGA的PEA驱动线，
第二电平转换IC的二极管接于FPGA的PZA驱动线。
进一步，所述两个电平转换IC之间，接有GPIO总线。
所述GPIO仿真电路，与FPGA连接，所述FPGA每一路通道并联设置有8-16路基本
GPIO电路。
本发明通过CS-GPIO仿真技术，可以有效的实现与目标芯片等效的GPIO电路，可以
实现多种电气特性兼容和多种模式兼容(支持模数混合GPIO的仿真)，满足了用户对仿真器
实时性和兼容性的需求，加速了嵌入式系统开发效率。
附图说明
图1是本发明所实施的CS-GPIO系统结构图。
图2是本发明所实施的基本GPIO电路图。
图3是本发明所实施的CS-GPIO 8x8多路电路图。
图4是本发明所实施的CS-GPIO输入浮空等效电路图。
图5是本发明所实施的CS-GPIO输入上拉等效电路图。
图6是本发明所实施的CS-GPIO输入下拉等效电路图。
图7是本发明所实施的CS-GPIO普通输出等效电路图。
图8是本发明所实施的CS-GPIO开漏输出等效电路图。
图9是本发明所实施的CS-GPIO复用模拟等效电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对
本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并
不用于限定本发明。
本发明提出了一种GPIO仿真电路，通过这种GPIO电路以及FPGA驱动逻辑，可以以
非常简单低成本的方式实现多种GPIO模式的动态配置，有同时能满足3.3V-5V的工作电压
需求。本发明实现的结构图如图1所示。
图中分为主板、小板两个部分，主板由MUC、驱动逻辑及GPIO电路构成，小板则由复
数个模拟电路构成，其中GPIO电路与模拟电路通过GPIO总行和GPIO接口进行通信。
由于目标芯片的GPIO个数、模式、引脚分布等特性是随机的，因此ICE无法确定
GPIO的相关参数。因此本发明的CS-GPIO结构图中将ICE设计成主板+小板的模式。主板提供
公共的GPIO资源，而小板根据目标芯片的特性单独设计。通过选择合适的小板与主板进行
组合，便构成专用的仿真器。
主板核心器件是FPGA，内部包含GPIO电路对应的驱动逻辑和MCU。通过该电路和逻
辑，可以实现：1)GPIO模式的动态配置，2)1.8V-5V的宽范围工作电压。
通常采用GPIO电路实现一种上下拉网络，通过该电路可以实现与目标芯片相同的
GPIO模式，并实现GPIO动态配置。
小板的核心器件是一些模拟电路。可以通过将目标芯片配置为仿真模式后成为专
用的模拟器件。也可以通过其他基本基础模拟器件实现。
将MCU芯片内部模拟电路按照功能集合进行分解。通过将MCU配置为不同的仿真模
式，可以等效具备这些模拟电路的专用器件。目标MCU在仿真模式下，需要将所需的数模接
口通过空闲引脚与FPGA内部的MCU软核进行互连，等效于目标芯片内部实际的连接方式。从
而实现了GPIO模式的数模复用。
如图2所示，本发明所实施的GPIO电路由多路相同的一路GPIO电路组成。一路基本
GPIO电路如图2所示。GPIO仿真电路由多路相同的基本GPIO电路组成，其中，一路基本GPIO
电路包括有两个串联在一起的电平转换IC，且所述电平转换IC之间串联有100K的电阻。
每个电平转换IC，包括有反向连接在一起的两个二极管，且这两个二极管并联与
FPGA的一条驱动线IOA0上，且两个电平转换IC的二极管分别接有不同的FPGA驱动线，就是
说第一个电平转换IC的二极管接于PEA0，第二个电平转换IC的二极管接于PZA0。
两个电平转换IC之间，通过PTA0接于GPIO总线。
一般MCU都以8路作为一个GPIO通道，并同时具备多个通道。因此，本发明提出的
8x8路GPIO电路如图3所示。例如A口驱动线作为一个GPIO通道，每个GPIO通道中具有0-7共8
路基本GPIO电路，GPIO电路接于GPIO总线。
对于B口驱动线、C口驱动线和D口驱动线等，也是如此。
图4所示，为本发明实施于输入浮空模式时的等效电路图。在输入浮空模式下，M0
和M1关闭，Buffer2无电流流经等效断路；Buffer1由外部IO口PTA0指向FPGA内部输入端口
pt1in0，pt1in0电平状态实时等效于外部IO口PTA0。
图5所示，为本发明所实施CS-GPIO输入上拉的等效电路图，图中，在输入上拉模式
下，M0～M5开关状态及其输入输出各节点点位如图6所示，电阻R1右端为高电平，流经它的
电流方向从右向左，等效于外部IO口PTA0接了上拉电阻；Buffer1由外部IO口PTA0指向FPGA
内部输入端口pt1in0，pt1in0电平状态实时等效于外部IO口PTA0。
图6所示，为本发明所实施CS-GPIO输入下拉的等效电路图，图中，在输入下拉模式
下，M0～M5开关状态及其输入输出各节点点位如图6所示，电阻R1右端为低电平，流经它的
电流方向从左向右，等效于外部IO口PTA0接了下拉电阻；Buffer1由外部IO口PTA0指向FPGA
内部输入端口pt1in0，pt1in0电平状态实时等效于外部IO口PTA0。
图7所示，为本发明所实施CS-GPIO普通输出的等效电路图，图中，在普通输出模式
下，M0和M1关闭，Buffer2无电流流经等效断路；由FPGA内部Buffer1指向外部IO电路，外部
IO口PTA0电平等效于pt1out0。
图8所示，为本发明所实施CS-GPIO开漏输出的等效电路图，图中，在开漏输出模式
下，M0和M1关闭，Buffer3无电流流经等效断路；Buffer1和Buffer2的导通状态由ptout0经
过反相器INV1后控制，当pt1out为高电平时，Buffer1关断，Buffer2导通，同时M3输出高阻
态，pt1in0电平状态由外部IO口PTA0决定；当pt1out为低电平时，Buffer1导通，Buffer2关
闭，同时M3输出低电平将pt1in0电平拉低，外部IO口PTA0电平也为低。这样，PTA0就等效于
开漏口了(PTA0需要外加上拉电阻)。
图9所示，为本发明所实施CS-GPIO复用模拟的等效电路图，图中，在复用模拟模式
下，M0和M1关闭，Buffer2无电流流经等效断路；Buffer1由外部IO口PTA0指向FPGA内部输入
端口pt1out0，这样，数字部分对外部PTA0IO口为高阻态，不影响PTA0的模拟输入，其模拟输
入直接拉到仿真芯片，用于仿真模拟输入功能。
总之，通过本发明，能够有效的实现与目标芯片等效的GPIO电路，实现GPIO动态配
置、实现GPIO宽范围的工作电压，实现模拟IO复用功能，可以实现多种电气特性兼容和多种
模式兼容(支持模数混合GPIO的仿真)，满足了用户对仿真器实时性和兼容性的需求，加速
了嵌入式系统开发效率。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精
神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。