像素结构、阵列基板和显示装置技术领域
本发明实施例涉及一种像素结构、阵列基板和显示装置。
背景技术
液晶显示器是一种通过电场改变液晶分子的排列状态来调制背光的透过情况以
实现显示的显示器件。
目前，用户对液晶显示器的性能要求越来越高，例如不断追求更高的分辨率、亮度
和对比度，更大的屏幕尺寸，更快的响应速度等性能。
发明内容
本发明实施例提供一种像素结构、阵列基板和显示装置，本发明实施例可以提高
像素结构的存储电容。
本发明的至少一个实施例提供一种像素结构，其包括：信号线；公共电极线，其与
所述信号线的延伸方向相同；晶体管，其包括半导体层，所述半导体层包括源极区和漏极
区；第一存储电极，其与所述公共电极线绝缘、与所述半导体层的漏极区连接；以及第二存
储电极，其与所述公共电极线连接且与所述第一存储电极绝缘。在该像素结构中，所述第一
存储电极和所述第二存储电极都包括设置于所述信号线和所述公共电极线之间且彼此交
叠的部分，以形成第一存储电容。
例如，所述第一存储电极还与所述公共电极线交叠，以形成第二存储电容。
例如，所述第一存储电极与所述半导体层同层设置。
例如，所述第二存储电极与所述公共电极线同层设置。
例如，所述的像素结构还包括第三存储电极，所述第三存储电极与所述第一存储
电极连接且与所述第二存储电极绝缘，并且所述第三存储电极与所述第二存储电极彼此交
叠以形成第三存储电容。
例如，所述第三存储电极通过过孔与所述第一存储电极连接，所述过孔位于所述
公共电极线与所述信号线之间。
例如，所述的像素结构还包括像素电极，所述第三存储电极设置于所述像素电极
与所述第一存储电极之间，并且所述第三存储电极与所述像素电极连接。
例如，所述半导体层包括彼此连接且延伸方向相交的第一延伸部和第二延伸部，
所述第一延伸部包括所述源极区，所述第二延伸部沿所述公共电极线延伸且与所述第一存
储电极连接。
例如，所述第二延伸部与所述公共电极线彼此绝缘并且彼此交叠，以形成第四存
储电容。
例如，所述的像素结构还包括与所述公共电极线相交且与所述源极区连接的数据
线，所述数据线与所述第一延伸部彼此交叠。
例如，所述第一延伸部包括依次连接的所述源极区、第一沟道区、连接区、第二沟
道区和所述漏极区。
例如，所述信号线为栅线，所述第一沟道区与所述信号线彼此交叠。
例如，所述信号线包括凸出部，所述凸出部与所述第二沟道区彼此交叠。
本发明的至少一个实施例还提供一种阵列基板，其包括根据以上任一项所述的像
素结构。
本发明的至少一个实施例还提供一种显示装置，其包括以上所述的阵列基板。
本发明实施例在用于液晶显示装置中时，像素结构的存储电容除了包括由像素电
极和公共电极形成的液晶电容之外，还包括由第一存储电极和第二存储电极形成的第一存
储电容，该第一存储电容与液晶电容并联以增大像素结构的存储电容，因此本发明实施例
可以有效提高像素有效充放电时间和像素电压保持能力、降低漏电流造成的电荷损失比
例；另一方面，本发明实施例由于增大了像素结构的存储电容，可以有效改善因栅线、数据
线等制作工艺波动造成的驱动电阻增大、闪烁(flicker)和串扰等不良；再一方面，本发明
实施例通过利用信号线与公共电极线之间的区域形成第一存储电容，充分利用了像素结构
中的闲置空间，减少了空间浪费。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介
绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1a为一种像素结构的俯视示意图；
图1b为图1a所示的像素结构的电路图；
图2a为本发明实施例提供的像素结构的俯视示意图一；
图2b为图2a中的第一存储电极与半导体层的示意图；
图2c为图2a中的第二存储电极与公共电极线的示意图；
图2d为图2a中的信号线的示意图；
图2e为沿图2a中A-A和B-B的剖视示意图；
图3为本发明实施例提供的像素结构的俯视示意图二；
图4a为本发明实施例提供的像素结构的俯视示意图三；
图4b为沿图4a中A-A和B-B的剖视示意图；
图5为本发明实施例提供的像素结构的电路示意图；
图6为本发明实施例提供的像素结构的电压保持能力的示意图；
图7为本发明实施例提供的阵列基板的俯视示意图；
图8为本发明实施例提供的阵列基板在工作时栅扫描信号的时序示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例
的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发
明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术
人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具
有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并
不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等
类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件
及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理
的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、
“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关
系也可能相应地改变。
图1a为一种像素结构的俯视示意图；图1b为图1a所示的像素结构的电路图。如图
1a和图1b所示，该像素结构包括栅线5、数据线7、晶体管3和像素电极9。该晶体管3的半导体
层3a包括两个与遮光层4和栅线5交叠的沟道区，并且包括与数据线7通过过孔6c连接的源
极区以及与像素电极9通过过孔6a连接的漏极区；该晶体管为双栅极晶体管，包括如图1b所
示的源极晶体管MOS-1和漏极晶体管MOS-2。在液晶显示器中，该像素结构的存储电容由像
素电极和公共电极(公共电极在工作时被施加电压Vcom)之间形成的液晶电容LC构成。
本申请的发明人注意到，在大尺寸、高分辨率的液晶显示器中，如图1a和图1b所示
的像素结构的因存储电容不足而存在像素有效充放电时间不足、像素电压保持能力不足等
问题。
本发明实施例公开了一种像素结构、阵列基板和显示装置，下面结合附图对本发
明实施例进行详细说明。
本发明的至少一个实施例提供一种像素结构，如图2a至图2e所示，该像素结构包
括：信号线51；公共电极线52，其与信号线51的延伸方向大致相同；晶体管30，其包括半导体
层31，半导体层31包括源极区31a和漏极区31b；第一存储电极11，其与公共电极线52绝缘
(例如通过如图2e所示的绝缘层62与公共电极线52绝缘)，并且与半导体层31的漏极区31b
连接；第二存储电极12，其与公共电极线52连接以在工作时被施加公共电极信号，并且与第
一存储电极11绝缘(例如通过绝缘层62与第一存储电极11绝缘)。在该像素结构中，第一存
储电极11和第二存储电极12包括设置于信号线51和公共电极线52之间且彼此交叠的部分，
以形成第一存储电容。
本发明实施例在用于液晶显示装置中时，像素结构的存储电容除了包括由像素电
极和公共电极形成的液晶电容之外，还包括由例如与像素电极不同层设置的第一存储电极
11和例如与公共电极不同层设置的第二存储电极12形成的第一存储电容，该第一存储电容
与液晶电容并联以增大像素结构的存储电容，因此本发明实施例可以有效提高像素有效充
放电时间和像素电压保持能力、降低漏电流造成的电荷损失比例；另一方面，本发明实施例
由于增大了像素结构的存储电容，可以有效改善因栅线、数据线等制作工艺波动造成的驱
动电阻增大、闪烁(flicker)和串扰等不良；再一方面，与如图1a所示的像素结构相比，本发
明实施例通过利用信号线51与公共电极线52之间的区域形成第一存储电容，充分利用了像
素结构中的闲置空间，减少了空间浪费。
例如，本发明实施例提供的像素结构还包括承载基板01，承载基板01的承载面承
载有上述信号线、公共电极线、晶体管、第一存储电极和第二存储电极。本发明实施例中提
及的“交叠”都是指在垂直于承载基板01的承载面的方向上的交叠。
例如，信号线51与公共电极线52可以同层设置，这样二者可以通过对同一薄膜进
行图案化处理形成，以简化制作工艺。例如，信号线51与公共电极线52都可以通过栅极金属
层形成。例如，信号线51可以为栅线，即信号线51在工作时被施加栅扫描信号。
例如，如图2a所示，第一存储电极11还与公共电极线52交叠，以形成第二存储电
容，从而进一步增大像素结构的存储电容。
例如，第一存储电极11可以与半导体层31同层设置。例如，如图2b所示，第一存储
电极11与半导体层31可以一体成型，以简化像素结构。在本发明实施例中，第一存储电极11
和半导体层31同层设置，使得二者可以通过对同一薄膜进行图案化处理形成，以减少制作
工艺。
例如，第二存储电极12可以与公共电极线52同层设置。例如，如图2c所示，第二存
储电极12与公共电极线52可以一体成型，以简化像素结构。在本发明实施例中，第二存储电
极12和公共电极线52同层设置，使得二者可以通过对同一薄膜进行图案化处理形成，以减
少制作工艺。
在本发明实施例中，通过将第一存储电极11与半导体层31同层设置、并且将第二
存储电极12与公共电极线52同层设置，只需要对像素结构制作工艺中的用于制作半导体层
和公共电极线的掩膜版进行修改即可实现，不需要增加其它步骤，因此本发明实施例的制
作工艺简单。
在本发明实施例中，晶体管30的漏极区31b与像素结构的像素电极(如后面的图4a
和图4b所示)连接，以控制像素结构的液晶电容的工作状态。由于第一存储电极11与晶体管
30的漏极区31b连接，因此，晶体管30还可以控制第一存储电容的工作状态。
例如，晶体管30的半导体层31可以采用低温多晶硅材料、金属氧化物或非晶硅等
半导体材料制作。
例如，可以将晶体管30的半导体层31的平面形状设置为L形。例如，如图2a和图2b
所示，半导体层31包括彼此连接且延伸方向相交的第一延伸部311和第二延伸部312，第一
延伸部311包括源极区31a，第二延伸部312大致沿公共电极线52延伸且与第一存储电极11
连接。与图1a所示的晶体管3中的U形半导体层3a相比，本发明实施例中的L形半导体层31占
据的空间更小，从而与半导体层31同层设置的第一存储电极11可以制作得更大，以获得较
大的存储电容。
例如，如图2a所示，第二延伸部312与公共电极线52彼此绝缘并且彼此交叠，以形
成第四存储电容。由于第二延伸部312与公共电极线52之间形成第四存储电容，像素结构的
存储电容被进一步增大；此外，通过使第二延伸部312与公共电极线52彼此交叠，有利于获
得面积更大的第一存储电极11，从而获得较大的存储电容。
例如，如图2a、图2b和图2e所示，第一延伸部311可以包括依次连接的源极区31a、
第一沟道区31c、连接区31d、第二沟道区31e和漏极区31b。在这种情况下，晶体管30为双栅
极晶体管，以提高晶体管30的稳定性。例如，在本发明的其它实施例中，晶体管30也可以为
单栅极晶体管，在这种情况下，第一延伸部311也可以只包括依次连接的源极区31a、第一沟
道区31c和漏极区31b。
例如，在半导体层31的采用低温多晶硅材料制作的情况下，第一沟道区31c和第二
沟道区31e都可以为非掺杂区，源极区31a、漏极区31b和连接区31d都可以为掺杂区。
例如，在信号线51为栅线的情况下，如图2a所示，第一沟道区31c与信号线51彼此
交叠。在本发明实施例中，利用栅线的与第一沟道区31c交叠的部分形成晶体管30的第一栅
极，有利于简化晶体管30的结构。
例如，在信号线51为栅线的情况下，如图2a、图2d和图2e所示，信号线51包括与公
共电极线52的延伸方向大致相同的主体部510和从主体部510伸出的凸出部511，主体部510
与第一沟道区31c交叠，凸出部511与第二沟道区31e交叠。在本发明实施例中，通过使栅线
形成与第二沟道区31e交叠的凸出部511，可以形成晶体管30的第二栅极，并且使晶体管30
的结构简单。
例如，凸出部511的平面形状可以为L形。通过采用包括主体部510和L形凸出部511
的信号线51形成晶体管30的两个栅极，有利于减小半导体层31占用的空间，以获得较大的
第一存储电容。
例如，如图2a、图2b和图2e所示，本发明的至少一个实施例提供的像素结构还可以
包括遮光层41，其设置于半导体层31的面向承载基板01的一侧并且与第一沟道区31c和第
二沟道区31e交叠。例如，像素结构还可以包括覆盖遮光层41的缓冲绝缘层61，以将遮光层
41与半导体层31绝缘。
例如，如图3所示，像素结构还包括与公共电极线52相交且与源极区31a连接(例如
通过过孔60c连接)的数据线71，数据线71与第一延伸部311交叠。例如，在这种情况下，信号
线51可以为栅线。在本发明实施例中，第一延伸部311与数据线71交叠，有利于增大与半导
体层31同层设置的第一存储电极11的面积，以获得较大的存储电容。
例如，如图4a和图4b所示，本发明的至少一个实施例提供的像素结构还可以包括
第三存储电极13，第三存储电极13与第一存储电极11连接且与第二存储电极12绝缘，并且
第三存储电极13与第二存储电极12彼此交叠以形成第三存储电容。在本发明实施例中，第
三存储电极13与第一存储电极11连接，从而由第二、三存储电极形成的第三存储电容与由
第一、二存储电极形成的第一存储电容并联，以进一步增大像素结构的存储电容。
例如，如图4a和图4b所示，第三存储电极13通过过孔60a与第一存储电极11连接，
过孔60a位于公共电极线52与信号线51之间。例如，第三存储电极13与第二存储电极12之间
设置有中间绝缘层63，过孔60a贯穿中间绝缘层63和绝缘层62。在本发明实施例中，第三存
储电极13与第一存储电极11之间的整个连接过孔60a位于公共电极线52与信号线51之间，
可以避免制作过孔60a时对公共电极线52造成损伤。
例如，如图4a和图4b所示，本发明的至少一个实施例提供的像素结构还可以包括
像素电极91，第三存储电极13设置于像素电极91与第一存储电极11之间，并且第三存储电
极13与像素电极91连接，例如二者通过至少贯穿覆盖第三存储电极13的绝缘层64的过孔
60b连接。在本发明实施例中，由于第一存储电极11与晶体管30的漏极区31b连接，通过第三
存储电极13将像素电极91与第一存储电极11连接起来，可以实现像素电极91与漏极区31b
之间的连接，与像素电极91和漏极区31b之间通过过孔直接连接的方式相比，本发明实施例
可以减小像素电极91与漏极区31b之间的连接过孔的制作难度。
例如，如图4a和图4b所示，本发明的至少一个实施例提供的像素结构还可以包括
公共电极81。例如，公共电极81通过钝化绝缘层65与像素电极91间隔开，以在公共电极81与
像素电极91之间形成液晶电容。
例如，公共电极81与第二存储电极12可以与同一公共电极线52连接，也可以分别
与不同的公共电极线连接；例如，公共电极81可以位于像素电极91之下，如图4b所示，或者
公共电极81也可以位于像素电极91之上。
图5为本发明实施例提供的像素结构的电路示意图。如图5所示，本发明实施例提
供的像素结构包括晶体管30，其例如为包括源极晶体管MOS-1和漏极晶体管MOS-2的双栅极
晶体管，该晶体管30的源极区连接数据线Da，且栅极连接栅线Sc；该像素结构还包括液晶电
容LC和增加的存储电容Cs，这两个电容的一个电极板都与晶体管30的漏极区连接并且另一
个电极板都被施加公共电极信号Vcom，因此，该像素结构的存储电容为LC与Cs并联之后的
电容。与图1a和图1b所示的像素结构相比，本发明实施例由于增加了电容Cs，因此增大了存
储电容。
图6为本发明实施例提供的像素结构的电压保持能力的示意图。在图6中，Da表示
数据信号，Sc表示栅扫描信号，Re表示实际的像素电压，Vgl表示栅线的关断电压，Vcom表示
公共电极信号，Vgh表示栅线的开启电压，ΔV＝Vd-Vs表示像素电压保持能力。与图1a和图
1b所示的像素结构相比，在采用相同的晶体管而具有相同的漏电流的情况下，由于本发明
实施例增大了存储电容，因此像素电压保持能力增强；而且，即使保持像素电压的电荷有很
小的一部分分散在连接像素电极的寄生电容上，由于本发明实施例增大了存储电容，因此
可以减小寄生电容对像素电极的电压的扰动。
例如，在本发明的以上任一实施例中，缓冲绝缘层61、绝缘层62、中间绝缘层63、绝
缘层64和钝化绝缘层65都可以采用无机材料(例如Si3N4、SiO2等)或有机材料(例如树脂等)
制作，例如，在绝缘层64为平坦层的情况下，其可以采用有机材料制作，以具有较大的厚度，
从而起到平坦化作用；例如，像素电极91和公共电极81都可以采用诸如氧化铟锌、氧化铟锡
等透明导电金属氧化物材料制作；例如，遮光层41、信号线51、公共电极线52和数据线71都
可以采用诸如铝、铝合金、铜、铜合金、钛、锆、钼、钼铌合金等金属材料制作。
本发明的至少一个实施例还提供一种阵列基板，其包括以上任一项实施例提供的
像素结构。
例如，如图7所示，在阵列基板中，像素结构呈矩阵排列。每个像素结构包括相邻的
信号线51a、51b，在该相邻的信号线51a、51b之间设置有公共电极线52，信号线51a与公共电
极线52之间的距离小于信号线51b到公共电极线52之间的距离；在每个像素结构中，第一存
储电极11和第二存储电极12设置于公共电极线52与距离其较近的信号线51a之间。
图8为阵列基板在工作时栅扫描信号的时序示意图。如图8所示，栅极驱动电路的
时钟信号如CLK所示，例如，在阵列基板的工作过程中，可以分别从两侧对栅线G1、G2……Gx
施加扫描信号，参见一侧的扫描开始信号STVR以及与该侧相对的另一侧的扫描开始信号
STVL。例如，在阵列基板的工作过程中，连接第二存储电极的公共电极线可以一直被施加公
共电极信号，通过与第一存储电极连接的晶体管控制由第一、二存储电极形成的第一存储
电容的工作状态。
本发明的至少一个实施例提供一种显示装置，其包括以上实施例提供的阵列基
板。
例如，该显示装置还包括黑矩阵，如图7所示的公共电极线52与距离其较近的信号
线51a以及它们之间的区域被黑矩阵遮挡，从而该区域为非显示区。本发明实施例在该非显
示区设置由第一存储电极和第二存储电极形成的第一存储电容，既增大了像素结构的存储
电容，又充分利用了非显示区的空间，以避免对开口率造成影响。
例如，本发明实施例提供的显示装置可以为：液晶面板、电子纸、手机、平板电脑、
电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
有以下几点需要说明：(1)本发明实施例附图中，只涉及到与本发明实施例涉及到
的结构，其他结构可参考通常设计；(2)为了清晰起见，在用于描述本发明的实施例的附图
中，层或区域的厚度并非按照实际比例绘制，而是被一定程度放大；(3)在不冲突的情况下，
本发明的实施例及实施例中的特征可以相互组合。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发
明的保护范围由所附的权利要求确定。