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1、10申请公布号CN102067282A43申请公布日20110518CN102067282ACN102067282A21申请号200980122694322申请日2009052812/140,92820080617USH01L21/027200601G03F7/2020060171申请人美光科技公司地址美国爱达荷州72发明人古尔特杰桑胡74专利代理机构北京律盟知识产权代理有限责任公司11287代理人宋献涛54发明名称用于形成精细间距结构的方法57摘要使用具有开放内部体积的模具来界定图案。所述模具具有界定所述内部体积并抑制沉积的顶层、底层和侧壁。所述模具的一端为开放的，且相对端具有用作晶种侧壁的。
2、侧壁。将第一材料沉积在所述晶种侧壁上。将第二材料沉积在所述所沉积的第一材料上。所述第一和第二材料的沉积是交替的，从而在所述内部体积中形成所述第一和第二材料的交替行。随后选择性地移除所述模具和晶种层。另外，选择性地移除所述第一或第二材料中的一者，从而形成包括剩余材料的独立行的图案。所述独立行可用作例如集成电路等最终产品中的结构，或可用作硬掩模结构以图案化下伏衬底。所述模具和材料行可形成于多个层级上。不同层级上的所述行可彼此交叉。从所述行中的一些行选择性地移除材料可从开口形成例如接触通孔。30优先权数据85PCT申请进入国家阶段日2010121686PCT申请的申请数据PCT/US2009/045。
3、5152009052887PCT申请的公布数据WO2009/155067EN2009122351INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书8页附图11页CN102067292A1/3页21一种图案化方法，其包含提供衬底，所述衬底的顶部表面包含沉积抑制材料；在所述沉积抑制材料上提供大量的牺牲材料；在所述大量的所述牺牲材料的一侧上形成晶种壁；在所述大量的所述牺牲材料的相对侧上形成第一和第二沉积抑制壁，所述晶种壁安置于所述第一沉积抑制壁与所述第二沉积抑制壁之间且与所述第一沉积抑制壁和所述第二沉积抑制壁接触；在所述大量的所述牺牲材料上形成沉积抑制罩盖层；选择性地移除。
4、所述大量的所述牺牲材料以形成开放体积，所述开放体积至少部分地由所述晶种壁、所述第一和第二沉积抑制壁、所述沉积抑制材料和所述罩盖层定边界；以及在所述开放体积中交替地沉积第一材料和第二材料。2根据权利要求1所述的方法，其中形成所述晶种壁包含在所述牺牲材料中蚀刻第一沟槽，所述第一沟槽使所述沉积抑制材料暴露；以及在所述沟槽中沉积晶种材料。3根据权利要求1所述的方法，其中形成所述第一和第二沉积抑制壁包含在所述牺牲材料中蚀刻第二和第三沟槽，所述第二和第三沟槽使所述沉积抑制材料暴露；以及在所述第二和第三沟槽中沉积沉积抑制材料。4根据权利要求1所述的方法，其中形成所述沉积抑制罩盖层包含在所述第二和第三沟槽中继。
5、续沉积沉积抑制材料，直到所述沉积抑制材料遍布所述大量牺牲材料的顶部表面为止。5根据权利要求1所述的方法，其中所述沉积抑制材料为绝缘体。6根据权利要求5所述的方法，其中所述晶种壁由导体形成。7根据权利要求1所述的方法，其中所述第一和所述第二沉积抑制壁由安置于所述衬底的所述顶部表面上的所述沉积抑制材料形成。8根据权利要求1所述的方法，其中所述罩盖层由安置于所述衬底的所述顶部表面上的所述沉积抑制材料形成。9根据权利要求1所述的方法，其中所述牺牲材料选自由钼、硅和钨组成的群组。10一种用于形成图案的方法，其包含提供衬底；提供上覆于所述衬底上的中空模具，所述模具具有进入开放内部体积中的开口和部分地定界所。
6、述开放体积的晶种侧壁；在所述开放体积中的所述晶种侧壁上选择性地沉积第一材料；以及在所述开放体积中的所述第一材料的一侧上选择性地沉积第二材料。11根据权利要求10所述的方法，其进一步包含在所述第二材料的一侧上选择性地沉积所述第一材料。12根据权利要求11所述的方法，其中循序地重复在所述第二材料的所述侧上选择性地沉积所述第一材料和在所述第一材料的所述侧上选择性地沉积所述第二材料，以形成由所述第一和所述第二材料形成的多个交替结构。权利要求书CN102067282ACN102067292A2/3页313根据权利要求10所述的方法，其进一步包含选择性地移除所述模具；选择性地移除所述第一材料；以及将由所述。
7、第二材料界定的图案转印到所述衬底。14根据权利要求10所述的方法，其进一步包含选择性地移除所述模具；选择性地移除所述第一和第二材料中的一者，以形成由所述第一和第二材料中的另一者形成的多个间隔开的行；在所述间隔开的行上沉积间隔物材料层；以及各向异性地蚀刻所述间隔物材料层以在所述间隔开的行的侧壁上形成间隔物。15根据权利要求14所述的方法，其进一步包含选择性地移除所述第一和第二材料中的另一者以留下独立间隔物的图案；以及将由所述独立间隔物界定的图案转印到所述衬底。16根据权利要求10所述的方法，其中由沉积抑制顶部和底部内模具表面、沉积抑制模具侧壁和所述晶种侧壁来定界所述开放体积，所述方法进一步包含对。
8、所述模具的内部表面进行改质，以在选择性地沉积所述第一材料之前形成所述沉积抑制模具侧壁和所述沉积抑制顶部和底部内模具表面。17根据权利要求10所述的方法，其中选择性地沉积所述第一材料和选择性地沉积所述第二材料包含执行原子层沉积。18一种用于以所要图案沉积材料的方法，其包含提供衬底；使所述衬底交替地暴露于第一和第二材料前驱物，以在第一层级上沉积第一和第二材料，其中沉积所述第一和第二材料循序地横向生长所述第一和所述第二材料的第一多个交替行；以及相对于所述第一和第二材料中的一者而选择性地移除所述第一和第二材料中的另一者。19根据权利要求18所述的方法，其进一步包含在第二层级上循序地横向生长所述第一和第。
9、二材料的第二多个交替行，所述第二多个交替行与所述第一多个交替行交叉。20根据权利要求19所述的方法，其中在选择性地移除所述第一和第二材料中的所述一者之前执行生长所述第二多个交替行，其中所述第二多个交替行通过沉积抑制层而与所述第一多个交替行垂直分离。21根据权利要求20所述的方法，其进一步包含通过一工艺形成多个横向分离的开放列，所述工艺包含选择性地移除所述第二层级上的所述第一和第二材料中的所述一者；随后选择性地移除所述沉积抑制层的暴露材料；以及选择性地移除所述第一层级上的所述第一和第二材料中的所述一者的暴露部分以界定所述开放列。22根据权利要求21所述的方法，其中进一步包含将填充材料沉积到所述开。
10、放列中。23根据权利要求22所述的方法，其进一步包含通过一工艺形成所述填充材料的多个权利要求书CN102067282ACN102067292A3/3页4垂直且横向分离的块，所述工艺包含移除所述第二层级上的材料；在所述第二层级上形成其它沉积抑制层；在第三层级上循序地横向生长所述第一和第二材料的第三多个交替行；在所述第三多个交替行上形成第二其它沉积抑制层；在第四层级上顺序地横向生长所述第一和第二材料的第四多个交替行，所述第四多个交替行与所述第三多个交替行交叉；移除所述第四层级上的所述第一和第二材料中的所述一者；移除所述其它沉积抑制层的暴露部分；移除所述第三层级上的所述第一和第二材料中的所述一者的暴。
11、露部分以形成横向分离的开口；以及用所述填充材料填充所述开口。24根据权利要求18所述的方法，其进一步包含将图案转印到所述衬底中，所述图案至少部分地由所述第一和第二材料中的另一者界定。25根据权利要求18所述的方法，其中循序地横向生长所述多个材料包含随所述第一和第二材料按序生长一个或一个以上额外材料。26根据权利要求18所述的方法，其中循序地横向生长所述多个材料包含电镀所述材料。27根据权利要求26所述的方法，其中电镀所述材料包含电镀金和镍。28根据权利要求26所述的方法，其中选择性地移除所述第一材料包含用HNO3蚀刻所述镍。29根据权利要求18所述的方法，其中循序地横向生长所述多个材料包含原子。
12、层沉积所述材料。30根据权利要求18所述的方法，其进一步包含提供晶种层，其中所述多个材料中的所述第一材料沉积在所述晶种层的一侧上，所述多个材料以大体上平行于所述晶种层的条带延伸。31根据权利要求18所述的方法，其中转印所述图案界定部分形成的集成电路中的特征。权利要求书CN102067282ACN102067292A1/8页5用于形成精细间距结构的方法技术领域0001本发明大体上涉及用于制造紧密间隔的结构例如，集成电路中的特征的技术。背景技术0002用于形成紧密间隔的结构的技术具有许多应用。举例来说，集成电路在大小上正在持续减小。形成集成电路的组成特征例如，电装置和互联线的大小也正在不断地减少以。
13、促进此大小减小。0003减小特征大小的趋势例如在例如动态随机存取存储器DRAM、快闪存储器、静态随机存取存储器SRAM、铁电FE存储器等存储器电路或装置中较明显。作为一个实例，DRAM通常包括数百万个相同电路元件称为存储器单元。存储器单元通常由两个电装置组成存储电容器和存取场效晶体管。每一存储器单元为可存储一个数据位二进制数字的可寻址位置。位可经由晶体管写入到单元且可通过感测电容器中的电荷来读取。一些存储器技术使用可充当存储装置和开关两者的元件例如，使用掺杂银的硫族化物玻璃的树突状存储器DENDRITICMEMORY，且一些非易失性存储器不需要开关用于每一单元例如，磁阻RAM或将开关并入到存储。
14、器元件例如，用于快闪存储器的EEPROM中。0004在另一实例中，快闪存储器通常包括含有浮栅场效晶体管的数百万个快闪存储器单元，浮栅场效晶体管可保持电荷。浮栅中电荷的存在或不存在决定存储器单元的逻辑状态。可通过将电荷注入到单元或从单元移除电荷来将位写入到单元。快闪存储器单元可以不同架构配置而连接，每一架构配置具有用于读取位的不同方案。在“NOR”架构配置中，每一存储器单元耦合到一位线且可个别地读取。在“NAND”架构配置中，将存储器单元对准成单元“串”，且激活整个位线以存取所述单元串中的一个单元中的数据。0005一般来说，通过减小构成存储器单元的电装置的大小和存取存储器单元的导线的大小，可使存。
15、储器装置变得较小。另外，可通过在存储器装置中的给定面积上装配较多存储器单元来增加存储容量。然而，对特征大小的减小的需要一般更适用于集成电路，包括通用处理器和专用处理器。0006特征大小的不断减小对用以形成所述特征的技术提出了日益更高的要求。举例来说，光刻通常用以图案化这些特征。通常，光刻涉及使光穿过光罩，且使光聚焦到光化学活性光致抗蚀剂材料上。因此，平版印刷技术的最终分辨率受例如光学器件和光或辐射波长等因素的限制。0007结合特定波长的辐射，光刻利用与所述辐射相容的光致抗蚀剂。在显影之后，光致抗蚀剂充当掩模以将图案转印到下伏材料。光致抗蚀剂充分稳固以耐受显影步骤而不会变形，且还充分稳固以耐受用。
16、于将掩模图案转印到下伏材料的蚀刻。然而，随着特征大小减小，光致抗蚀剂掩模特征的宽度也减小，但通常这些掩模特征的高度不会对应地减小。由于这些掩模特征的高纵横比，可能难以在显影和图案转印步骤期间维持这些薄掩模特征的结构完整性。因此，充分稳固的光致抗蚀剂材料的可用性可能限制光刻印刷特征的能力，因为所述特征的大小持续减小。说明书CN102067282ACN102067292A2/8页60008因此，存在对用以图案化特征的高分辨率方法的持续需要。附图说明0009本发明将从具体实施方式且从附图得到更好的理解，具体实施方式和附图意在说明而非限制本发明。0010图1A和图1B为根据本发明一些实施例的部分形成的。
17、结构的示意性横截面侧视图和俯视平面图。0011图2A和图2B为根据本发明一些实施例的图1A和图1B的部分形成的结构在将开口形成于牺牲层中之后的示意性横截面侧视图和俯视平面图。0012图3A和图3B为根据本发明一些实施例的图2A和图2B的部分形成的结构在沉积晶种壁之后的示意性横截面侧视图和俯视平面图。0013图4A和图4B为根据本发明一些实施例的图3A和图3B的部分形成的结构在界定用于沉积抑制侧壁的开口之后的示意性横截面侧视图和俯视平面图。0014图5A、图5B和图5C为根据本发明一些实施例的图4A和图4B的部分形成的结构在形成沉积抑制侧壁和沉积抑制罩盖层之后的示意性横截面侧视图和俯视平面图。0。
18、015图6A和图6B为根据本发明一些实施例的图5A和图5B的部分形成的结构在界定使牺牲层暴露的开口之后的示意性横截面侧视图和俯视平面图。0016图7为根据本发明一些实施例的图6A和图6B的部分形成的结构在移除牺牲材料以形成具有开放体积的模具之后的示意性横截面侧视图。0017图8为根据本发明一些实施例的图7的部分形成的结构的示意性透视图。0018图9A和图9B为根据本发明一些实施例的图7和图8的部分形成的结构在将交替材料行选择性地沉积在模具中之后的示意性横截面侧视图和俯视平面图。0019图10A、图10B和图10C为根据本发明一些实施例的图9A和图9B的部分形成的结构在选择性地移除沉积抑制侧壁、。
19、沉积抑制罩盖层和交替材料行中的一行之后的示意性横截面侧视图和俯视平面图。0020图11为根据本发明一些实施例的图9A和图9B的部分形成的结构在形成上覆于选择性地沉积的交替行上的另一模具和将第二组交替材料行沉积在所述另一模具中之后的示意性透视图。0021图12为根据本发明一些实施例的图11的部分形成的结构在移除另一模具的侧壁和罩盖层之后的示意性横截面侧视图。0022图13A和图13B为根据本发明一些实施例的图12的部分形成的结构在选择性地移除所述组交替行中的每一组中的所述行中的一者的暴露部分之后的示意性横截面侧视图和俯视平面图。具体实施方式0023本发明的实施例允许通过选择性地沉积材料来形成特别。
20、小的特征。垂直延伸的表面例如，侧壁提供用于第一材料的选择性沉积的模板和晶种表面。接着将第二材料选择性地沉积在第一材料上。通过使两种或两种以上材料的沉积交替，可形成第一材料和第二材料且任选地更多材料的交替行。选择性地移除所沉积材料中的一者。在沉积两种说明书CN102067282ACN102067292A3/8页7以上材料的实施例中，可移除多种材料。有利的是，在一些实施例中，剩余的材料行可形成最终产物中的结构，从而避免与一些集成电路制造过程所共有的多个图案形成和图案转印步骤相关联的成本和较低处理量。在一些其它实施例中，可将独立行用作用于图案化下伏衬底的硬掩模。在这些应用中，本发明的实施例可避免通常。
21、用以图案化小特征的昂贵且复杂的基于平版印刷的工艺。0024将了解，沉积工艺通常在所有暴露表面上沉积材料。为了在晶种表面上选择性地沉积，其它暴露表面由沉积抑制材料形成或由沉积抑制材料涂覆。举例来说，在一些实施例中，晶种表面由促进所述表面上的电化学沉积的导电材料形成，而其它表面由抑制所述表面上的电化学沉积的绝缘材料形成。作为另一实例，在一些其它实施例中，晶种表面由允许所述表面上的化学气相沉积的材料形成，而其它暴露表面包括沉积抑制材料。0025在一些实施例中，晶种表面提供于具有开口的模具中。顶层CEILING、底层FLOOR和侧壁界定具有暴露的沉积抑制表面的模具的内部体积。晶种表面形成模具的内部侧壁。
22、，且开口允许沉积前驱物进入模具且沉积在晶种侧壁上。所沉积材料横向生长，使得交替的材料行也在模具内横向生长。模具开口的高度决定行的高度，且行的长度由所述行的相对端处的相对沉积抑制侧壁之间的距离决定。在材料行的沉积之后，可选择性地移除模具。另外，可移除所要的所沉积材料行以形成由剩余所沉积材料形成的独立的横向间隔的行。0026有利的是，所述沉积工艺控制行的宽度。在一些实施例中，所述沉积工艺可形成比可直接通过典型平版印刷工艺例如，193NM或248NM波长系统而图案化的行薄的行。因此，可形成亚平版印刷SUBLITHOGRAPHIC特征。举例来说，可形成具有在约1NM到约100NM、或约2NM到约50N。
23、M、或约3NM到约30NM的范围内的临界尺寸的特征。0027现在将参看图式，其中相同标号始终指代相同部分。将了解，所述图式不一定是按比例绘制的。0028在根据一些实施例的方法的第一阶段中，形成具有晶种壁的模具。参看图1A和图1B，说明部分形成的结构100的横截面侧视图和俯视平面图。应了解，在一些实施例中，部分形成的结构100为部分形成的集成电路。0029继续参看图1A和图1B，衬底110由底部沉积抑制层120覆盖，底部沉积抑制层120由牺牲材料层130覆盖。层120、130可通过此项技术中已知的各种沉积工艺来沉积，所述工艺是依据待沉积材料的特性而选择。沉积工艺的实例包括气相沉积工艺例如，化学气。
24、相沉积CVD和旋涂沉积工艺。0030衬底110可为将在其上形成图案的各种对象。衬底110可包括单一材料、不同材料的多个层、其中具有不同材料或不同结构的区的层等。在一些实施例中，这些材料可包括半导体、绝缘体、导体或其组合。举例来说，衬底可包含掺杂多晶硅、单晶体电装置作用区域、硅化物或金属层例如，钨、铝或铜层或其组合。在一些实施例中，衬底110包括硅晶片。0031底部沉积抑制层120可作为单独材料沉积在衬底110上，或可通过衬底110的反应而形成以形成沉积抑制表面。底部沉积抑制层120可基于待沉积在晶种表面上的材料、用以沉积材料的沉积工艺以及与结合部分形成的结构100而利用的其它材料的处理相容性来。
25、选择。0032可相对于部分制造的结构100中的其它暴露材料选择性地移除形成牺牲层130的说明书CN102067282ACN102067292A4/8页8牺牲材料。如果蚀刻移除材料而未移除暴露于同一蚀刻的实质量的其它材料，那么所述蚀刻对于所述材料是“选择性”的。牺牲材料的实例为但不限于钼。0033参看图2A和图2B，蚀刻牺牲层130以形成晶种沟槽140。晶种沟槽140的大小和形状经设计以容纳稍后形成的晶种材料，如下文所论述。将了解，可通过使牺牲层130经受各种图案形成工艺而形成晶种沟槽140。举例来说，在一些实施例中，在层130上提供可选择性地界定的层未图示。可选择性地界定的层可为光致抗蚀剂层。。
26、光致抗蚀剂层经由光罩而暴露于辐射，且接着经显影以留下包括对应于晶种沟槽140的开口的图案。接着可将光致抗蚀剂层中的图案转印到牺牲层130以形成晶种沟槽140。0034参看图3A和图3B，晶种材料形成于晶种沟槽140中。晶种材料可例如通过化学气相沉积而沉积到沟槽中以形成晶种壁150。0035参看图4A和图4B，通过此项技术中已知的各种图案形成工艺而形成侧壁沟槽160A、160B。在一些实施例中，在层130上提供可选择性地界定的层未图示例如，光致抗蚀剂层。光致抗蚀剂层接着经由光罩暴露于辐射，且接着经显影以留下具有对应于侧壁沟槽160A、160B的开口的图案。将图案转印到牺牲层130以形成侧壁沟槽1。
27、60A、160B。0036随后用沉积抑制材料填充侧壁沟槽160A、160B以形成沉积抑制侧壁。侧壁沟槽160A、160B接触晶种壁150的至少一部分，且部分地隔开层130中的大量或大块牺牲材料132。0037参看图5A、图5B和图5C，沉积抑制罩盖层170形成于牺牲层130和晶种壁150上。在所说明的实施例中，沉积抑制罩盖层170直接沉积在牺牲层130和晶种壁150上。参看图5B和图5C，所沉积的沉积抑制材料填充沟槽160A、160B图4B以形成沉积抑制侧壁170A、170B。将了解，图5B以点线展示侧壁170A、170B在层170A下方的位置。0038参看图6A和图6B，沉积抑制罩盖层170。
28、经蚀刻以界定使牺牲材料132暴露的开口180。选择开口180的位置以促进牺牲层130的稍后移除且还促进材料在层170下方的稍后选择性沉积。0039可通过此项技术中已知的各种图案化形成和蚀刻方法来形成开口180。举例来说，在一些实施例中，光致抗蚀剂层未图示沉积在沉积抑制罩盖层170上。光致抗蚀剂层接着经图案化以形成对应于侧壁开口180的开口。接着将图案转印到沉积抑制罩盖层170以形成开口180。转印可使用各向异性蚀刻来实现。0040参看图7和图8，移除牺牲层130，留下腔180A。腔180A由共同形成模具172的沉积抑制层120、170分别形成腔180A的底层和顶层和沉积抑制侧壁170A、170。
29、B定界，其中腔180A为模具172的内部体积。晶种侧壁150安置于腔180A的一端处。0041参看图9A和图9B，形成多种交替掩模材料。在所说明的实施例中，沉积两种材料。第一掩蔽材料沉积在晶种壁150上。第一掩蔽材料经选择以相对于沉积抑制层120、170且还相对于沉积抑制侧壁170A、170B而择优沉积在晶种壁150上。所沉积的第一掩蔽材料形成第一行200。沉积继续进行直到行200达到所要宽度202为止。宽度202大致等于使用行200所形成的特征的所要临界尺寸，或在行200被移除的实施例中等于具有所要宽度的开放体积。0042第一行200粗略地跟踪晶种壁150的轮廓。虽然为易于说明和描述而将晶种。
30、壁150说明为以直线纵向延伸，但在其它实施例中，晶种壁150可弯曲或壁150的一些部分可说明书CN102067282ACN102067292A5/8页9相对于其它部分以一角度延伸。在一些实施例中，壁150的路径对应于集成电路中的互连的所要路径的形状。0043继续参看图9A和图9B，第二材料沉积在第一行200的暴露侧上。第二材料经选择以相对于沉积抑制层120、170且还相对于沉积抑制侧壁170A、170B而择优地沉积在第二行上。第二材料的沉积继续进行以形成具有所要宽度212的第二行210。宽度212等于使用第二行210形成的特征的所要临界尺寸，或在将要移除第二行210的情况下，宽度212等于第一。
31、行200之间的所要间距。0044第一材料和第二材料的沉积以交替方式继续进行以形成多个交替的第一材料的第一行200和第二材料的第二行210。交替沉积继续进行，直到形成所要数目的行200、210为止。可分别依据形成晶种壁150的材料和行200、210的第一和第二掩蔽材料通过例如电化学沉积、化学气相沉积或原子层沉积来实现沉积。优选的是，开口180与晶种壁150图6A和图6B之间的横向距离足够大以遍布所有所要行200、210。0045第一行200和第二行210的第一材料和第二材料可经选择以可相对于彼此选择性地移除。形成沉积抑制罩盖层170和侧壁170A、170B的材料也可经选择以可相对于行200、21。
32、0中待保留的行而选择性地移除。在所说明的实施例中，行200将被保留且其它暴露材料可相对于所述行200而选择性地移除。0046参看图10A和图10B，选择性地移除沉积抑制罩盖层170和侧壁170A、170B。可使用湿式或干式蚀刻来实现移除。随后，移除第二行210。留下分离的独立层200保留在底部沉积抑制层170上。0047将了解，在一些实施例中，行200可用作掩模特征以允许图案转印到下伏材料。举例来说，参看图10C，行200可用以在底部沉积抑制层120中界定图案。可使用对于底部沉积抑制层120为选择性的各向异性蚀刻来实现图案转印。在一些实施例中，可将图案进一步转印到衬底100。图案转印可在部分形。
33、成的结构100中界定各种特征，包括但不限于用于连接电装置优选以阵列布置的装置，例如在存储器电路的阵列区域中形成逻辑阵列或存储器单元的电装置的互连。在一些实施例中，衬底100包括金属，且行200直接在金属中界定互连。在一些其它实施例中，衬底100包括绝缘体，且行200界定稍后用金属填充以形成互连的沟槽。0048在其它实施例中，行200可在间距倍增过程中用作心轴。间距倍增揭示于罗威LOWREY等人的第5,328,810号和全TRAN等人的第7,253,118号美国专利中。举例来说，间隔物材料的毯覆层可沉积在行200上。所述毯覆层经各向异性地蚀刻以在行200的侧壁上界定间隔物。选择性地移除行200，。
34、从而形成独立间隔物。将独立间隔物用作掩蔽特征以在下伏材料中界定图案。举例来说，可将间隔物用作掩模特征以蚀刻下伏衬底。0049在一些其它实施例中，行200可形成最终结构的一部分。举例来说，在行200由导体形成的情况下，可将行200用作互连。在行200由绝缘体形成的情况下，可将金属沉积在行200之间的空间中以形成导电互连。0050参看图11，可形成选择性地沉积的行的多个层级。如上文参看图1A到图9A所论述而形成包括行200、210的行的下伏层级。以类似于上文参看图1A到图8所论述的方式，保留沉积抑制罩盖层170且上覆于层170上而形成新的模具。0051图11展示横截面透视图，其中未展示每一层级上的。
35、沉积抑制侧壁中的一者，以允说明书CN102067282ACN102067292A6/8页10许说明每一层级上的行的定向。如所说明，新模具包括晶种侧壁131、沉积抑制侧壁173、沉积抑制罩盖层175和沉积抑制层170。在一些实施例中，形成晶种侧壁131、沉积抑制侧壁173和沉积抑制罩盖层175的材料可分别与形成晶种侧壁130、沉积抑制侧壁170A和沉积抑制层170的材料相同。相对于下伏行200、210以所要的定向形成新模具。在一些实施例中，新模具经定向以形成与行200、210交叉的不同掩蔽材料的交替行。0052继续参看图11，由第一材料形成的行204与由第二材料形成的行214交替形成。0053参。
36、看图12，行204和214暴露。通过移除侧壁包括图11的所说明侧壁173和罩盖层175而使行204和214暴露。0054参看图13A和图13B，移除由第二材料形成的暴露特征。形成行200和204的交叉图案。行200、204在其之间的空间中界定开放列。如本文所提到，交叉图案可用作最终结构的一部分例如，交叉互连，或用作掩模以在下伏材料中形成图案。交叉图案中的开口可经填充以形成隔离柱形状，包括具有矩形或立方体水平横截面的柱。此布置对于形成例如接触插塞可为有用的。另外，柱可有利地应用于一些布置中用于图案化特征阵列特定来说，密集的特征阵列，例如用于存储器应用包括DRAM的电容器或用于MRAM或STTRA。
37、M的存储器元件。0055将了解，用于沉积抑制层120、170、沉积抑制侧壁170A、170B和晶种侧壁150的各种材料是基于将沉积在腔180A图7中的材料且基于例如与形成部分形成的结构100的其它材料的蚀刻和沉积相容性而选择。举例来说，在一些实施例中，底部沉积抑制层120由绝缘体形成，且晶种壁150由导体形成。通过电化学沉积来沉积第一材料和第二材料。在一些实施例中，将金和银用作第一材料和第二材料。在另一实例中，使用金和镍。可将包括所要金属物质的电镀液引入到开口180中。在一些实施例中，电镀液含有两种材料。晶种壁150可连接到电源，且当电流流经溶液时发生沉积。在一些实施例中，晶种壁150可经由衬。
38、底110连接到电源。举例来说，可使晶种壁150延伸穿过沉积抑制层120以接触衬底110，衬底110可由导电或半导电材料形成且连接到电源的电极中的一者。可通过选择在沉积期间通过的电荷且通过选择金属物质的浓度来控制每一行的宽度。举例来说，为增加由金属中的一者形成的行的宽度，可增加所述金属的浓度。合适的选择性沉积方法由秦QIN等人论述于科学SCIENCE第309卷2005年7月1日第113到115页中。0056一旦被沉积且在行200、210暴露之后，可通过适当的蚀刻来移除金属中的一者。举例来说，可使用湿式蚀刻例如，包括浓缩HNO3的湿式蚀刻相对于金来选择性地移除NI。在另一实例中，在将金和银用作第一。
39、材料和第二材料的情况下，可使用由甲醇、30的氢氧化铵和30的过氧化氢411V/V/V形成的湿式蚀刻来选择性地移除银的行。合适的蚀刻方法由秦等人论述于科学第309卷2005年7月1日第113到115页中。0057在另一实例中，通过原子层沉积ALD而将材料选择性地沉积在腔180A中。在一些实施例中，晶种侧壁150由硅形成，且沉积抑制层120、170和沉积抑制侧壁170A、170B由具有化学改质表面的氧化硅形成。沉积抑制层120、170和沉积抑制侧壁170A、170B如上所述而形成，且接着暴露于另一化学物质以在暴露的氧化硅表面上形成沉积抑制层。举例来说，可将十八烷基三氯硅烷ODTS提供到腔180A，。
40、其中其相对于硅晶种侧壁150而选择性地吸附在氧化硅表面上。ODTS在沉积抑制层120、170和沉积抑制侧壁170A、170B的表面上形成自组装单层SAM。说明书CN102067282ACN102067292A7/8页110058接下来，通过晶种侧壁150上的选择性原子层沉积来形成行200。举例来说，行200可由使用四二甲基胺基铪IVHFNCH324和水而沉积的HFO2形成。用于形成沉积抑制表面和沉积HFO2的合适方法由陈CHEN论述于应用物理学快报APPLIEDPHYSICSLETTERS86，1919102005中。0059随后通过原子层沉积将行210选择性地沉积在所沉积行200上。举例来说。
41、，将钌RU沉积在HFO2行200的侧壁上以形成行210。用于选择性地沉积RU的合适方法由帕克PARK论述于应用物理学快报86，0519032005中。0060交替地重复HFO2与RU的沉积，以形成所要数目的行200、210。随后，如本文所论述，使行200、210暴露，且例如在相对于其它暴露材料而对行200、210中的一者的材料为选择性的湿式蚀刻中，通过暴露于蚀刻剂而移除所述行中的一者。0061在一些实施例中，腔180A的内部表面在行200、210的沉积期间暴露于ODTS一次或一次以上，以在所述内部表面上建立ODTS层。0062有利的是，原子层沉积允许以关于宽度202、212的高精确度形成行20。
42、0、210，因为宽度可通过所执行的沉积循环的数目来控制，如此项技术中已知。因此，可形成非常均一的行200、210。在一些其它应用中，ALD的逐层沉积机制允许根据需要形成具有不同宽度的行200、210。0063除形成集成电路之外，将了解，本文所揭示的选择性地沉积的行还可用于其中需要形成具有非常小的特征的图案的各种其它应用中。举例来说，可应用优选实施例以形成用于其它平版印刷技术包括X射线或压印平版印刷的光栅、磁盘驱动器、存储媒体或模板或掩模。在其它应用中，行的多个层级可用于各种光弯曲应用中，其中将空间上隔离的材料块形成为“浮动”的且与其它材料块分离。0064可通过将材料沉积到通过使掩蔽材料的行交叉。
43、图13B而形成的通孔中来形成浮动材料块，且通孔可上覆有材料，且额外通孔可在较高层级形成和填充。在其它情况下，材料块自身可为第一或第二掩蔽材料，其中模具尺寸经设计以形成短块而不是较长的掩蔽材料行。沉积抑制材料可用以分离相邻的多个块。0065将了解，仅展示了部分形成的结构100的截面。在一些实施例中，可在衬底110的整个表面上以所要图案形成多个模具172。举例来说，模具172可以规则阵列形成于衬底110上以图案化规则的阵列特征。举例来说，这些特征可经有利地应用以形成利用特征阵列的集成电路中的特征，例如形成逻辑电路或存储器装置包括快闪存储器或DRAM。0066此外，虽然经由掩模的“处理”优选涉及蚀刻。
44、下伏材料，但经由掩模的处理可涉及使下伏于掩模材料下的材料经受任何半导体制造工艺。举例来说，处理可涉及穿过掩模层且到下伏层上的离子植入、扩散掺杂、沉积、氧化特定来说，通过在聚合物掩模下使用硬掩模、氮化等。另外，可将掩模用作用于化学机械研磨CMP的止档件或势垒，或CMP可在各种材料上执行以允许平坦化和蚀刻两者。0067从本文的描述将了解，本发明包括各种方面。举例来说，根据本发明的一个方面，提供一种图案化方法。所述方法包含提供具有顶部表面的衬底，所述顶部表面包含沉积抑制材料。将大量牺牲材料提供于沉积抑制材料上。将晶种壁形成于大量牺牲材料的一侧上。将第一和第二沉积抑制壁形成于大量牺牲材料的相对侧上。将。
45、晶种壁安置于第一沉积抑制壁与第二沉积抑制壁之间且与第一沉积抑制壁和第二沉积抑制壁接触。将沉积抑制罩盖层说明书CN102067282ACN102067292A8/8页12形成于大量牺牲材料上。选择性地移除大量牺牲材料以形成至少部分地由晶种壁、第一和第二沉积抑制壁、沉积抑制材料和罩盖层定边界的开放体积。第一和第二材料交替地沉积在所述开放体积中。0068根据本发明的另一方面，提供一种用于形成图案的方法。所述方法包含提供衬底。提供上覆于所述衬底上的中空模具。所述模具具有进入开放内部体积中的开口和部分地定界所述开放体积的晶种侧壁。将第一材料选择性地沉积在所述开放体积中的晶种侧壁上。将第二材料选择性地沉积。
46、在所述开放体积中的第一材料的一侧上。0069根据本发明的又一方面，提供一种用于以所要图案沉积材料的方法。所述方法包含提供衬底。所述衬底交替地暴露于第一材料前驱物和第二材料前驱物，以在第一层级上沉积第一和第二材料。沉积所述第一和第二材料循序地横向生长第一和第二材料的第一多个交替行。第一和第二材料中的一者相对于所述第一和第二材料中的另一者而选择性地移除。0070除以上揭示内容之外，所属领域的技术人员还将了解，可在不脱离本发明的范围的情况下对上文所述的方法和结构进行各种省略、添加和修改。所有此类修改和改变均既定属于如由所附权利要求书界定的本发明的范围内。说明书CN102067282ACN102067。
47、292A1/11页13图1A图1B说明书附图CN102067282ACN102067292A2/11页14图2A图2B说明书附图CN102067282ACN102067292A3/11页15图3A图3B图4A说明书附图CN102067282ACN102067292A4/11页16图4B图5A说明书附图CN102067282ACN102067292A5/11页17图5B图5C图6A说明书附图CN102067282ACN102067292A6/11页18图6B说明书附图CN102067282ACN102067292A7/11页19说明书附图CN102067282ACN102067292A8/11页20图9A图9B说明书附图CN102067282ACN102067292A9/11页21图10A图10B图10C说明书附图CN102067282ACN102067292A10/11页22图11图12说明书附图CN102067282ACN102067292A11/11页23图13A图13B说明书附图CN102067282A。