电路图案的设计方法和半导体装置的快速热退火方法 技术领域 本发明涉及半导体制造技术领域， 特别涉及一种电路图案的设计方法和半导体装 置的快速热退火方法。
背景技术 集成电路制造技术都是先根据需要设计出电路图案， 然后根据电路图案制作掩膜 版， 依次利用多个掩膜版经过一系列淀积、 曝光、 刻蚀和退火等工艺， 从而在一个晶片中同 时完成重复排列的多个芯片的制作。对于多芯片的产品， 由于不同芯片基于各自的应用背 景， 具有不同的半导体结构， 相应设计出的电路图案就各有差异， 使得在整个晶片的有效区 域 (field) 内电路图案表现出明显不均匀性。
例如， 射频电路芯片中有源区和栅极的分布密度都很小， 而嵌入式存储器电路芯 片中有源区或栅极具有较大的分布密度， 另一方面， 即使同一芯片中也会存在具有不同有 源区或栅极分布密度的区域。有源区或栅极等半导体结构的分布密度的这种差异， 可能会
导致在对晶片进行快速热退火工艺 (rapid thermal annealing， RTA) 时， 会导致晶片局部 温度的差别， 从而影响最终在整个晶片上制造的芯片电学性能的均匀度。
公开号为 101454870A 的中国专利公开了一种在快速热退火工艺过程中跨晶片的 有限区域提供均匀温度的方法， 具体包括 ： 通过测量该有限区域的第一部分中的第一结构 的密度， 确定该第一部分中的第一反射率。 接着， 该方法通过测量该有限区域的第二部分中 的第二结构的密度， 确定该第二部分中的第二反射率。 具体地， 该第一结构包括扩散填充形 状和多晶硅导体填充形状 ( 非有源伪结构 ) ； 并且该第二结构包括有源电路结构， 然后比较 所述第一反射率和第二反射率， 通过调节第一结构中扩散填充形状和多晶硅导体填充形状 的重叠量来使第一反射率和第二反射率平衡。
上述方法通过在电路图案设计时在特定区域增加填充形状来相应的增加芯片中 伪结构 ( 虚拟栅极或虚拟有源区 )， 从而平衡整个晶片上各个部分对 RTA 辐射的反射率， 进 而改善 RTA 的工艺均匀性。
然 而 问 题 在 于， 对于某些电路的特定区域通常不允许增加所述伪结构 ( 以 下 称 为 虚 拟 结 构 )， 例 如， 射频电路中电感下面的特定区域以及金属 - 介质 - 金属 (metal-insulator-metal， MIM) 电容器下面的特定区域， 原因是在这些特定区域设置虚拟 结构可能影响电路的电性表现。 发明内容 本发明解决的问题是如何提供一种快速热退火方法来减少的温度不均匀现象以 避免增加虚拟结构对半导体装置电性的影响。
本发明解决的问题是如何提供一种电路图案设计方法来减少的温度不均匀现象 以避免采用虚拟结构对半导体装置电性的影响。
为解决上述问题， 本发明提供一种电路图案的设计方法， 包括以下步骤 ：
建立器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系， 并且， 建 立器件电性参数和栅极图案长度的二元对应关系 ；
获得特定区域与目标区域的 STI 图案分布密度的差值 ；
根据所述三元对应关系找到所述 STI 图案分布密度的差值对应的电性参数差值 ；
根据所述二元对应关系找到所述电性参数的差值对应的栅极图案长度的差值 ；
由所述栅极图案长度的差值调整特定区域的栅极图案长度。
所述获得特定区域与目标区域的 STI 图案分布密度的差值， 包括以下步骤 ：
获得目标区域的 STI 图案分布密度 D0 ；
获得特定区域的 STI 图案分布密度 Dx ；
计算所述 Dx 与 D0 的差值。
所述获得目标区域的 STI 图案分布密度 D0 包括以下步骤 ：
根据半导体装置的设计要求确定目标电性参数 ；
由所述器件电性参数、 退火温度和 STI 图案分布密度的三元对应关系， 找到目标 电性参数所对应的 STI 图案分布密度， 也即所述目标区域的 STI 图案分布密度 D0。
所述获得特定区域的 STI 图案分布密度 Dx 包括以下步骤 ：
将电路图案划分为多个重复的区域 ；
分别检测各个区域的有源区图案分布密度 Ax 和栅极图案的分布密度 Px ；
根据公式 Dx ＝ (1-Ax)×(1-Px) 计算各个区域的 STI 图案分布密度 ；
判断各个区域的 STI 图案分布密度是否等于目标区域 STI 图案分布密度 ； 如果否， 则将该区域作为所述特定区域。
所述特定区域为虚拟结构敏感区。
所述电性参数包括饱和电流或阈值电压。
所述器件电性参数、 退火温度和 STI 分布密度之间的三元对应关系为线性关系。
所述器件电性参数和栅极图案长度的二元对应关系为线性关系。
本发明还提供一种半导体装置的快速热退火方法， 包括以下步骤 ：
建立器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系， 并且， 建 立器件电性参数和栅极图案长度的二元对应关系 ；
获得特定区域与目标区域的 STI 图案分布密度的差值 ；
根据所述三元对应关系找到所述 STI 图案分布密度的差值对应的电性参数差值 ；
根据所述二元对应关系找到所述电性参数的差值对应的栅极图案长度的差值 ；
由所述栅极图案长度的差值调整特定区域的栅极图案长度 ；
利用调整后的栅极图案来制作半导体装置特定区域的栅极 ；
由所述三元对应关系获得所述目标区域的 STI 图案分布密度对应的目标退火温 度， 利用该退火温度对半导体装置进行退火处理， 达到目标电性参数。
所述器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系为线性关 系。
与现有技术相比， 上述技术方案具有以下优点 ：
所述电路图案的设计方法， 以 STI 图案的分布密度来反映 AA 图案和 Ploy 图案的 分布密度， 并且， 根据 STI 图案的分布密度与器件电性参数和退火温度三者之间存在三元对应关系， 以及， 器件电性参数和栅极图案长度的二元对应关系， 来调整特定区域的栅极图 案的长度， 以使该特定区域内的电性参数值接近目标电性参数， 弥补由整个电路图案中 STI 图案的分布密度的不均匀性， 由这样得到的电路图案制作掩膜版， 进而利用上述掩膜版来 制作半导体装置， 改善 RTA 工艺的温度均匀性， 从而获得良好的电性参数的均匀性。
相对于传统的设计方法， 本发明提供的电路图案设计方法不需要添加虚拟结构的 图案， 能够避免在半导体装置中增加虚拟结构后， 对正常的电路性能带来的不利影响。 附图说明 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图， 重点在于示 出本发明的主旨。
图 1 为本发明实施例中电路图案的设计方法的流程图 ；
图 2 为本发明实施例中半导体装置的局部结构示意图 ；
图 3 为本发明实施例中饱和电流和退火温度、 STI 图案分布密度之间的对应关系 图；
图 4 为本发明实施例中饱和电流和栅极图案长度的二元对应关系图 ； 图 5 为本发明实施例中电路图案的局部示意图 ； 图 6 为本发明实施例中半导体装置的快速热退火方法流程图。具体实施方式
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明， 但是本发明还可以 采用其他不同于在此描述的其它方式来实施， 本领域技术人员可以在不违背本发明内涵的 情况下做类似推广， 因此本发明不受下面公开的具体实施例的限制。
其次， 本发明结合示意图进行详细描述， 在详述本发明实施例时， 为便于说明， 表 示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图只是示例， 其在此不应 限制本发明保护的范围。此外， 在实际制作中应包含长度、 宽度及深度的三维空间尺寸。
本文中所称的 “半导体装置”一般指晶片上的多个集成电路芯片 (Die)。本文 中所称的 “图案” 或者 “电路图案” 是指用于制作各步曝光工艺的掩膜版 (mask) 的图形 (layout)， 例如栅极图案、 有源区图案等。本文中所称的 “半导体结构” 是指半导体装置中 实际存在的各种组成部分， 例如栅极、 有源区、 浅沟槽隔离等。
传统的集成电路制造过程中， 电路图案分布的不均匀会导致快速热退火工艺的温 度不均匀现象， 进而会直接影响集成电路中半导体装置的电学性能， 导致局部区域内器件 的阈值电压、 饱和电流等参数不能达到目标值。
例如， 射频电路芯片中有源区和栅极的分布密度都很小， 而嵌入式存储器电路芯 片中有源区或栅极具有较大的分布密度， 另一方面， 即使同一芯片中也会存在具有不同有 源区或栅极分布密度的区域。有源区或栅极等半导体结构的分布密度的这种差异， 可能会 导致在对晶片进行快速热退火工艺时， 会导致晶片局部温度的差别， 从而影响最终在整个晶片上制造的芯片电学性能的均匀度。
发明人研究发现， 由于 RTA 工艺采用高强度的光源辐射加热的方式 ( 简称 RTA 辐 射 )， 上述温度不均匀的现象与晶片上半导体装置的各种半导体结构对 RTA 辐射的吸收和 反射有关。 例如， 在源 / 漏区热激活或金属硅化物形成的 RTA 工艺中， 有源区 (Active Area， AA) 和栅极 (Ploy) 往往反射所述 RTA 辐射， 而浅沟槽隔离区 (Shallow Trench Isolate， STI) 往往吸收所述 RTA 辐射。
晶片上不同的半导体装置， 或者同一半导体装置中， 有源区、 栅极和浅沟槽隔离等 半导体结构在不同的区域的分布密度通常根据产品设计要求而各不相同， 于是， 在设定同 样的 RTA 辐射退火温度下， AA、 Ploy 高密度且 STI 低密度区域的晶片温度， 由于反射较强的 缘故而相对偏低， 反之， AA、 Ploy 低密度且 STI 高密度区域的晶片温度， 由于吸收较强的缘 故而相对偏较高， 由此导致了晶片上半导体装置的实际处理温度的不均匀， 这种 RTA 实际 处理温度的不均匀继而会影响杂质的激活和扩散， 因此会导致电性参数不均匀。
发明人进一步研究发现， STI 的分布密度与半导体装置中器件的电性参数和 RTA 辐射退火温度三者之间存在客观的对应关系， 而实际上， STI 的分布密度与 AA 和 Ploy 的分 布密度是互补的， 由于半导体装置的构成取决于预先电路图案的设计， 基于此， 本发明在创造性的 引入了 STI 图案分布密度的概念， 以 STI 图案的分布密度来反映 AA 图案和 Ploy 图案的分 布密度， 并且， 根据 STI 图案的分布密度与器件电性参数和退火温度三者之间存在三元对 应关系， 以及， 器件电性参数和栅极图案长度的二元对应关系， 来调整特定区域的栅极图案 的长度， 以使该特定区域内的电性参数值接近目标电性参数， 弥补 STI 图案的分布密度的 不均匀性， 由这样得到的电路图案制作掩膜版， 进而利用上述掩膜版来制作半导体装置， 从 而改善 RTA 工艺的温度均匀性。
以下结合附图详细说明本发明所述电路图案设计方法的一个具体实施例。
图 1 为本实施例中电路图案的设计方法的流程图， 图 2 为本实施例中半导体装置 的电路图案的局部示意图， 图 3 为本实施例中饱和电流 Idsat 和退火温度、 STI 分布密度之间 对应关系图， 图 4 为本实施例中饱和电流 Idsat 和栅极图案长度的二元对应关系图。
如图 1 所示， 电路图案的设计方法包括以下步骤 ：
步骤 S1 ： 建立器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系， 并且， 建立器件电性参数和栅极图案长度的二元对应关系。
具体的， 如前所述， 发明人经过研究发现， 半导体装置的电性参数、 退火温度和 STI 图案分布密度之间的存在客观的三元对应关系。 因此， 通过预先建立电性参数、 退火温度和 STI 图案分布密度三者之间关系的数据库， 并依据数据库模拟出所述三元对应关系图谱， 例 如图 3。
参照图 3 所示， 发明人研究发现器件的饱和电流 Idsat 和 RTA 辐射的退火温度、 半 导体装置的 STI 图案分布密度之间具有线性的三元对应关系， 图中仅以有限个实施例为示 意， 左纵轴表示饱和电流 Idsat， 右纵轴表示 RTA 辐射的退火温度， 例如为峰值温度， 横轴表示 STI 图案分布密度， 由图 3 中可见， 三者之间基本为线性关系。
在设计电路图案时， 依据上述三元对应关系， 按照所需的目标饱和电流 Idsat 来设 定相应的目标 STI 图案分布密度 D0， 接着按照该目标 STI 图案分布密度以及其他设计要求，
设计出 STI 图案以及相应的 AA 图案和 Ploy 图案。理论上来说， 按照上述电路图案制作半 导体装置， 采用目标 STI 图案分布密度 D0 对应的 RTA 辐射的退火温度 T0( 简称退火温度 )， 即可获得符合设计要求的目标饱和电流值 Idsat。
但是这只是理想情况， 实际上， 由于半导体装置基于各自的应用背景， 相应的半导 体电路结构也各不相同， 例如对于 COMS 逻辑电路或 DRAM 存储电路的电路图案， 通常都包括 有源区图案、 栅极图案和 STI 图案， 参照图 2 所示， 实心长条形表示有源区图案， 而斜线阴影 长条形表示栅极图案， 它们之间的空白区为 STI 图案， 在整个晶片内半导体装置的电路图 案包括 ： 有源区图案和栅极图案的稀疏区 Isolate( 图中以 I 表示 )， 以及， 有源区图案和栅 极图案的密集区 Dense( 图中以 D 表示 )。在设定同样的 RTA 辐射退火温度下， 密集区 D 的 晶片温度由于对 RTA 辐射反射作用较强的缘故而相对偏低， 反之， 稀疏区 I 的晶片温度， 由 于对 RTA 辐射吸收作用较强的缘故而相对偏较高， 由此导致了晶片上半导体装置的实际退 火温度的不均匀。
而退火温度不均匀性会影响各个区域掺杂离子的激活与扩散的均匀度差异， 引发 整个晶片上的半导体装置电性参数的不均匀。可以采用增加虚拟结构图案的方法来补偿 STI 图案分布密度的差异， 使得半导体装置的实际退火温度的趋于均匀， 以改善电性参数的 均匀性。但是， 正如背景技术中所述， 例如射频电路中电感以及金属 - 介质 - 金属电路下面 的区域设置虚拟结构的话， 可能影响电路的电学性能， 这样的区域可以称为虚拟结构敏感 区。 本实施例中， 不需要设置所述的虚拟结构， 而是通过调整栅极图案长度的方法来 补偿 STI 图案分布密度的不均匀。采用 STI 图案分布密度来反映 AA 图案和 Ploy 图案的分 布密度， 相当于， 用 STI 图案分布密度 Dx 来表示出整个晶片上半导体装置的实际 RTA 温度 不均匀性。
因此， 还要获得整个电路图案中 STI 图案分布密度的状况， 以检测出 STI 图案的不 均匀度， 为后续调整提供参考依据， 即进行以下步骤。
步骤 S2 ： 获得特定区域与目标区域的 STI 图案分布密度的差值 ΔD。
该步骤中， 先获得目标区域的 STI 图案分布密度 D0， 接着获得特定区域的 STI 图案 分布密度 Dx， 然后计算出两者的差值 (Dx-D0)。
具体的， 获得目标区域的 STI 图案分布密度 D0 的步骤包括 ：
根据半导体装置的设计要求， 先确定目标电性参数， 接着由步骤 S1 中建立的电性 参数、 退火温度和 STI 图案分布密度三元对应关系， 获得所对应的 STI 图案分布密度， 也即 所述目标区域的 STI 图案分布密度。例如由图 3 查得目标饱和电流 Idsat(target) 对应的目 标区域 STI 分布密度 D0。换言之， 所谓改善 STI 图案分布的均匀性就是期望整个电路图案 的 STI 图案分布密度都趋向甚至等于所述目标区域 STI 分布密度 D0。
但是， 实际上电路图案中不仅存在目标区域， 而且通常还存在所述的特定区域， 本 实施例中的特定区域指的是电路图案中 STI 图案分布密度不等于所述目标区域 STI 分布密 度 D0 的区域。而且， 该特定区域还不能增加虚拟结构的图案， 例如具有 RF 电路图案或 MIM 电容电路图案的区域。
具体的， 获得特定区域的 STI 图案分布密度 Dx 的步骤包括 ：
预先将电路图案划分为多个重复的区域， 而后分别检测各个区域的有源区图案分
布密度 Ax 和栅极图案的分布密度 Px ； 根据公式 Dx ＝ (1-Ax)×(1-Px) 计算各个区域的 STI 图 案分布密度 Dx ； 判断各个区域的 STI 图案分布密度是否等于目标区域 STI 图案分布密度 ； 如 果否， 则将该区域作为所述特定区域， 其 STI 图案分布密度 Dx 即为所述特定区域的 STI 图 案分布密度 Dx ； 如果是， 则结束流程。
由于有源区图案、 栅极图案和 STI 图案的分布密度决定了实际半导体装置中相应 的有源区、 栅极和 STI 的分布密度， 基于此， 以上公式中 (1-Ax) 表示有源区对 RTA 辐射的透 过率， (1-Px) 表示栅极对 RTA 辐射的透过率， 也即， STI 分布密度等于有源区对 RTA 辐射的 透过率与栅极结构对 RTA 辐射的透过率之乘积。
最后， 由上述计算出特定区域的 STI 图案分布密度 Dx 与目标区域的 STI 图案分布 密度 D0 的差值 ΔD ＝ (Dx-D0)。
步骤 S3 ： 根据器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系， 找到特定区域的 STI 图案分布密度 Dx 与目标区域的 STI 图案分布密度 D0 的差值 ΔD 对应 的电性参数差值。
例如， 参见图 3 所示， 根据横轴上的 ΔD 由图中曲线找到左纵轴上电性参数即饱和 电流 Idsat 的差值 ΔID。
步骤 S4 ： 根据器件电性参数和栅极图案长度的二元对应关系， 找到所述电性参数 的差值 ΔID 对应的栅极图案长度的差值 ΔCD。
例如， 参见图 4 所示， 发明人研究发现器件的饱和电流 Idsat 和栅极图案长度之间具 有线性的二元对应关系， 图中仅以有限个实施例为示意， 纵轴表示栅极图案长度 CD， 横轴表 示饱和电流 Idsat， 由图 4 中可见， 二者之间基本为线性关系。于是， 根据横轴上的 ΔID 由图 中曲线找到纵轴上的栅极图案长度的差值 ΔCD。
图 5 为本实施例中电路图案的局部示意图。图 5 中电路图案包括多个栅极图案 10， 所述栅极图案 10 的形状为长条形， 并且， 各个栅极图案 10 的尺寸、 形状和间隔距离均相 同， 由所述栅极图案 10 制作的掩膜版通过曝光、 刻蚀可以在晶片中形成栅极。
其中， 所述栅极图案的长度是指栅极图案中对应于栅极的关键尺寸 (CD) 的长度， 其决定了沟道的长度。例如， 图 5 中栅极图案 10 矩形短边 a 的长度即为所述栅极图案的长 度。
步骤 S5 ： 由所述栅极图案长度的差值 ΔCD 调整所述特定区域的栅极图案长度。
如图 5 所示， 调整前的栅极图案 10 用实线表示， 调整后的栅极图案 10’ 用虚线表 示， 可见， 栅极图案长度由 a 增加为 a’ 。
本实施例中， 由于图 3 中的曲线为单调递增， 所述特定区域的 STI 图案分布密度 Dx 大于所述目标区域的 STI 图案分布密度 D0， 导致特定区域的饱和电流 IDx 大于目标区域的 饱和电流 ID0， 而图 4 中的曲线为单调递减， 特定区域的栅极图案长度应当在原来长度的基 础上相应的增加， 以降低特定区域偏大的饱和电流 IDx， 使其接近目标区域的饱和电流 ID0。 反之亦然， 这里不再赘述。
以上所述电路图案的设计方法， 以 STI 图案的分布密度来反映 AA 图案和 Ploy 图 案的分布密度， 并且， 根据 STI 图案的分布密度与器件电性参数和退火温度三者之间存在 三元对应关系， 以及， 器件电性参数和栅极图案长度的二元对应关系， 来调整特定区域的栅 极图案的长度， 以使该特定区域内的电性参数值接近目标电性参数， 弥补由整个电路图案中 STI 图案的分布密度的不均匀性， 由这样得到的电路图案制作掩膜版， 进而利用上述掩 膜版来制作半导体装置， 改善 RTA 工艺的温度均匀性， 从而获得良好的电性参数的均匀性。
相对于传统的设计方法， 本实施例提供的电路图案设计方法不需要添加虚拟结构 的图案， 能够避免在半导体装置中增加虚拟结构后， 对正常的电路性能带来的不利影响。
以下结合附图详细说明本发明所述半导体装置的快速热退火方法的一个具体实 施例。
图 6 为本实施例中半导体装置的快速热退火方法的流程图，
如图所示， 本实施例中半导体装置的快速热退火方法， 包括以下步骤 ：
步骤 A1 ： 建立器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系， 并且， 建立器件电性参数和栅极图案长度的二元对应关系。
步骤 A2 ： 获得特定区域与目标区域的 STI 图案分布密度的差值。
步骤 A3 ： 根据所述三元对应关系找到所述 STI 图案分布密度的差值对应的电性参 数差值。
步骤 A4 ： 根据所述二元对应关系找到所述电性参数的差值对应的栅极图案长度 的差值。 步骤 A5 ： 由所述栅极图案长度的差值调整特定区域的栅极图案长度。
步骤 A6 ： 利用调整后的栅极图案来制作半导体装置特定区域的栅极。该步骤中， 先由包含调整后的栅极图案在内的电路图案来制作掩膜版， 然后通过曝光将掩膜版的图案 转移到光刻胶层或硬掩膜层， 最后通过刻蚀形成栅极。
步骤 A7 ： 由所述三元对应关系获得所述目标区域的 STI 图案分布密度对应的目标 退火温度， 利用该退火温度对半导体装置进行退火处理， 达到目标电性参数。
其中， 所述器件电性参数、 退火温度和 STI 图案分布密度之间的三元对应关系为 线性关系。所述器件电性参数和栅极图案长度的二元对应关系为线性关系。
本实施例的 RTA 方法实际上是由前述实施例的电路图案的设计方法得到电路图 案之后， 由电路图案制作半导体装置， 再利用目标退火温度进行 RTA 的过程。因此， 本实施 例中步骤 A1 ～ A5 均与前一实施例相似， 在此不再赘述。
采用本实施例提供的 RTA 方法， 在电路图案设计阶段调整特定区域的栅极图案的 长度， 以使该特定区域内的电性参数值接近目标电性参数， 弥补由整个电路图案中 STI 图 案的分布密度的不均匀性， 由这样得到的电路图案制作掩膜版， 进而利用上述掩膜版来制 作半导体装置， 改善 RTA 工艺的温度均匀性， 从而获得良好的电性参数的均匀性， 而且避免 使用虚拟结构。
以上所述， 仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的限制。 在 本发明的其他实施例中， 所述电性参数还可以为阈值电压等半导体装置的其他电性参数。 实施例中所述有源区例如为 MOS 器件的源区和漏区。
虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟悉本领 域的技术人员， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰， 或修改为等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质对以上实施例所做的任何简单 修改、 等同变化及修饰， 均仍属于本发明技术方案保护的范围内。