半导体芯片及高频电路 【技术领域】
本发明涉及半导体芯片及高频电路，特别涉及适合高频无线通信系统和雷达系统等的半导体芯片及高频电路。
背景技术
最近，在无线通信系统和雷达系统中，所使用的无线频率正在向高频带转移。实际上，车载用雷达系统中使用的无线频带已达到100GHz附近。对于在这种高频带的系统中使用的半导体电路，要求所需要的高频特性，需要GaAs等高价的基材或专用工艺，需要与芯片面积成正比的昂贵的制造费用。因此，正在开展对于分立电路的开发，该分立电路中，仅使为了达到性能所需的半导体部分裸芯片化，而周边的信号输入输出电路、和功能电路等构成于低价的有机树脂和陶瓷等外部基板上，以使整体的电路成本减小。
这里，现有的分立电路所使用的二极管芯片中，为了尽量减小芯片面积，以采用如下结构为主，即，设置二极管元件、及为了连接二极管各端子和外部基板上的功能电路而至少所需的各一个连接焊盘(例如，参照非专利文献1)。
[非专利文献1]M/A-COM公司产品手册型号“MA4E1318”等，“在线”，“平成19年2月25日检索”，
网址URL：http://www.macom.com/DataSheets/MA4E1317_1318_1319.pdf>
但是，在微波段和毫米波段等高频带的混频器电路中，向二极管输入RF信号、LO信号的情况下，二极管的与信号输入侧相反的端子需要高频接地。在高频带中，由于不能无视通孔的电长度，因此通常使用并联短截线以作为该高频信号的接地单元。即，通过在二极管端子和RF/LO信号的各输入输出线路的连接点并联连接短截线等电抗电路，从而以驻波方式实现RF/LO短路。
然而，为了使上述混频器电路分立化，在将并联短截线与信号输入输出电路一起构成于外部基板上的情况下，现有的分立电路用二极管芯片中，因为在二极管的各端子仅有一个连接焊盘，因此由于连接二极管芯片和外部基板的Au凸点、或引线的存在使得RF信号、LO信号的短路特性受到影响。即，由于附加了Au-凸点(Bump)或引线接合的电感，从而无法使二极管端子完全短路。
因而，用现有的分立电路用二极管芯片构成的混频器电路不能使得与二极管连接的并联短截线充分地起作用，从而不得不容许存在因Au-凸点、引线接合等安装所致的变换损耗劣化等情况。
【发明内容】
本发明是鉴于上述情况而完成的，其目的在于提供能使得与芯片上的半导体元件连接的反射电路、分波电路、匹配电路等电抗电路充分地起作用的半导体芯片和使用该半导体芯片而构成的高频电路
为了解决上述问题，达到目的，本发明所涉及的半导体芯片设于至少形成有一个半导体元件的半导体基板上，具有：布线图案，该布线图案与所述半导体元件的各端子分别连接；及电极焊盘，该电极焊盘与所述布线图案连接，用于连接形成在不同于所述半导体基板的其它基板上的信号输入输出电路，其中，该半导体芯片还包括：并联布线图案，该并联布线图案在半导体元件的至少一个端子端与所述布线图案连接；及电抗电路连接用电极焊盘，该电抗电路连接用电极焊盘与所述并联布线图案连接，且用于电连接与所述信号输入输出电路分开形成于所述其它基板上的电抗电路。
根据本发明所涉及的半导体芯片，由于该半导体芯片包括：在设于半导体基板上的半导体元件的至少一个端子端、与预先设置的布线图案连接的并联布线图案；及与该并联布线图案连接且用于电连接与信号输入输出电路分开构成的反射电路、分波电路、匹配电路等电抗电路的电抗电路连接用电极焊盘，因此可得到如下效果，即，能使得构成于分立电路的外部功能电路上的反射电路、分波电路、匹配电路等电抗电路在芯片上的半导体端子端理想地起作用，而不会受到将该半导体芯片、和构成于其它基板上的外部功能电路进行连接的Au凸点、或引线等地电感的影响。
【附图说明】
图1是表示形成本发明的实施方式1所涉及的半导体芯片的各构成部的配置关系的俯视图。
图2是表示使用图1所示的半导体芯片(APDP)而构成的偶次高次谐波混频器的结构的俯视图。
图3是表示图2所示的偶次高次谐波混频器的等效电路图。
图4是表示与二极管连接的分波短截线的连接位置和偶次高次谐波混频器的变换损耗之间的关系图。
图5-1是表示对于从RF端口(RFin)看APDP时的RF信号分量的理想等效电路图。
图5-2是表示对于从LO端口(LOin)看APDP时的LO信号分量的理想等效电路图。
图6是表示使用现有的半导体芯片(APDP)来构成偶次高次谐波混频器时的等效电路图。
图7是表示从APDP端(A端：图3、E端：图6)看前端开路短截线侧时的反射特性(相对值)的曲线图。
图8是表示从APDP端(A端：图3、E端：图6)看前端开路短截线侧时的反射特性的史密斯图。
图9是表示APDP端(A端：图3、E端：图6)的短路阻抗(实数部)的曲线图。
图10是表示APDP端(A端：图3、E端：图6)的短路阻抗(虚数部)的曲线图。
图11是表示使用实施方式1中示出的半导体芯片来构成振荡器时的实施方式之一的图。
图12是表示使用实施方式1中示出的半导体芯片来构成倍增器时的实施方式之一的图。
标号说明
11、51 半导体元件(APDP)
12 RF信号输入用布线图案
13 RF信号输入用电极焊盘
14 LO信号输入用布线图案
15 LO信号输入用电极焊盘
16、18 并联布线图案
17、19 电抗电路连接用电极焊盘
21、61、111、121 半导体芯片
22、62 前端开路短截线
23、63 前端短路短截线
24 RF输入线路
25 LO输入线路
27 IF输出电路
28 AU凸点
37、38 电感
112、122 半导体FET元件
113a、123a 栅极端子电极焊盘
113b、123b 源极端子电极焊盘
113c、123c 漏极端子第一电极焊盘
114c、124c 漏极端子第二电极焊盘
115 谐振电路
116、126 输出电路
117 前端短路电路
118 反射电路(前端开路短截线)
125 输入电路
127 基波反射电路(前端开路短截线)
【具体实施方式】
下面，基于附图详细说明本发明所涉及的半导体芯片及高频电路优选的实施方式。另外，本发明不受以下所示的实施方式限定。
实施方式1.
图1是表示形成本发明的实施方式1所涉及的半导体芯片的各构成部的配置关系的俯视图。该图中，该半导体芯片21上形成有半导体元件11、高频信号(以下称为“RF信号”)输入用布线图案12、RF信号输入用电极焊盘13、本机振荡波信号(以下称为“LO信号”)输入用布线图案14、LO信号输入用电极焊盘15、并联布线图案16、电抗电路连接用电极焊盘17、并联布线图案18、及电抗电路连接用电极焊盘19的各构成部。这里，半导体元件11例如为晶体管、二极管等，至少配置一个元件。
本实施方式中，以如下情况作为一个例子进行以下说明，该情况为，在半导体芯片上，形成并联连接两个二极管使得彼此极性相反而构成的反向并联二极管对(以下简称为“APDP”)，且电连接形成在不同于该半导体芯片的其它基板上的信号输入输出电路、反射电路、分波电路等功能电路，来构成分立的偶次高次谐波混频器电路。
此外，使用APDP而构成的偶次高次谐波混频器中，基于从LO信号的输入端口输入的LO信号、和从RF信号的输入端口输入的RF信号，将这两个信号进行混频，生成表示两者的频率和或者频率差的分量的信号(以下称为“IF信号”)。现将RF信号的基频、LO信号的基频及IF信号的各频率用fRF、fLO及fIF来表示，在这些频率间，存在fRF＝|fIF±2·fLO|的关系。另外，输入到偶次高次谐波混频器的RF信号和LO信号之间存在的关系。
回到图1，RF信号输入用布线图案12是起到作为用于向APDP11输入RF信号的传输线路的功能的布线图案，其一端与APDP11的一端电连接。RF信号输入用电极焊盘13是用于提供RF信号输入用布线图案12和构成在未图示的不同于半导体基板的其它基板上的用于输入RF信号的电路(以下称为“RF信号输入电路”)之间的电接点的电极焊盘。同样地，LO信号输入用布线图案14是起到作为用于向APDP11输入LO信号的传输线路的功能的布线图案，其一端与APDP11的另一端电连接。LO信号输入用电极焊盘15是用于提供LO信号输入用布线图案14和构成在未图示的不同于半导体基板的其它基板上的用于输入LO信号的电路(以下称为“LO信号输入电路”)之间的电接点的电极焊盘。并联布线图案16是起到形成为相对于RF信号输入用布线图案12并联分叉的传输线路的作用的布线图案，与RF信号输入用布线图案12相同，其一端与APDP11的一端电连接。电抗电路连接用电极焊盘17是用于提供并联布线图案16和构成在未图示的不同于半导体基板的其它基板上的反射电路、分波电路、匹配电路等功能电路(以下称为“电抗电路”)之间的电接点的电极焊盘。并联布线图案18是起到形成为相对于LO信号输入用布线图案14并联分叉的传输线路的作用的布线图案，与LO信号输入用布线图案14相同，其一端与APDP11的另一端电连接。电抗电路连接用电极焊盘19是用于提供电抗电路连接用布线图案18和构成在未图示的不同于半导体基板的其它基板上的所要的电抗电路之间的电接点的电极焊盘。
如上所述，本实施方式所涉及的半导体芯片中，除了为了从构成在不同于半导体芯片的其它基板上的信号输入输出电路、向半导体元件的各端子输入输出信号而一般设置的电极焊盘(图1的结构中，RF信号输入用电极焊盘13、LO信号输入用电极焊盘15)以外，还设置用于连接与信号输入输出电路分开形成的电抗电路的电极焊盘(图1的结构中，电抗电路连接用电极焊盘17、19)。
图2是表示利用Au凸点28将图1所示的半导体芯片(APDP)倒装芯片安装在形成信号输入输出电路24、25、分波短截线(电抗电路)22、23、IF输出电路27的外部基板上的结构的分立偶次高次谐波混频器的俯视图，图3是表示图2所示的偶次高次谐波混频器的等效电路图。
图2中，安装在预定基板上的半导体芯片21，如上所述具有四个电极焊盘(RF信号输入用电极焊盘13、LO信号输入用电极焊盘15、电抗电路连接用电极焊盘17、19)。另外，与RF信号输入用电极焊盘13连接有RF输入线路24，与LO信号输入用电极焊盘15连接有LO输入线路25，与电抗电路连接用电极焊盘17连接有长度L1的前端开路短截线22，与电抗电路连接用电极焊盘19连接有长度L2的前端短路短截线23。
另外，前端开路短截线22、及前端短路短截线23不仅分别具有在APDP的各端子使LO信号和RF信号短路的功能，而且根据RF信号和LO信号的频率关系由于LO信号短路时RF信号开路，RF信号短路时LO信号开路，因此对于互不短路的信号，几乎成为无反射通过(因此，以下将两个短截线称为分波短截线)。
利用APDP，由RF信号和LO信号的混频而生成的IF信号，以与LO信号输入端子侧连接的前端短路短截线23的DC接地作为基准电位，从与RF信号输入侧连接的IF输出电路27取出。IF输出电路27在与RF输入线路24的连接点构成对于RF频率成为开路的RF扼流圈，能够仅取出IF信号，而RF信号不发生损耗。
此外，实施方式1中，虽从RF侧取出IF信号，但也可采用如下结构，即，在RF侧设置DC接地单元，将对于LO频率成为开路的IF输出电路与LO侧连接，从LO侧取出IF信号。另外在这种情况下，由于利用前端短路短截线23，使得IF信号也短路，因此例如也可采用如下结构，即，在图1所示的半导体芯片的并联布线图案18中插入MIM电容等，对于IF信号等DC、低频信号，切断前端短路短截线的DC接地。
前端开路短截线22的长度L1被设定成比LO信号有效波长(λg)的1/4要短，并且前端短路短截线23的长度L2被设定成比LO信号有效波长(λg)的1/4要短。此外，图2中，将该情况表述作为L1＜λg/4@LO及L2＜λg/4@LO(以下，进行相同的表述)。
接着，说明前端开路短截线22的长度L1被设定成L1＜λg/4@LO的理由。
如图3的等效电路所示，在前端开路短截线22与电抗电路连接用电极焊盘17连接时，附加Au-凸点的电感38。此外，Au-凸点特别是在微波段、毫米波段中，不能无视其电感。因此，将前端开路短截线22的长度L1设定得较短，使得包含Au-凸点的电感38的电长度(以下称为“等效电长度”)大致成为λg/4@LO。
此外，图3中也已示出，由将前端开路短截线22的阻抗、Au-凸点的电感38等考虑在内的等效电长度所决定的短路位置，理想的是构成半导体芯片21的二极管的连接端(A端＝与图1的RF信号输入用布线图案12和并联布线图案16的连接点对应)，而不是电抗电路连接用电极焊盘17。因此，对于前端开路短截线22的长度L1，最好是将半导体芯片上的并联布线图案16及电抗电路连接用电极焊盘17(参照图1)的长度也考虑在内来加以设定，使得在连接端A成为短路。
上述的结构也适用于LO输入端侧。即，前端短路短截线23与电抗电路连接用电极焊盘19连接时，附加Au-凸点的电感37。因此，前端短路短截线23的长度L2被设定成使得包含Au-凸点的电感37的等效电长度大致成为λg/4@LO。此外，与RF输入端侧相同，对于前端短路短截线23的长度L2，最好是将前端短路短截线23的阻抗、Au-凸点的电感37及并联布线图案18和电抗电路连接用电极焊盘19(参照图1)的长度也考虑在内来加以设定，使得短路端的位置成为构成半导体芯片21的二极管的连接端(B端＝与图1的LO信号输入用布线图案14和并联布线图案18的连接点对应)。
图4是表示与二极管连接的分波短截线的连接位置和偶次高次谐波混频器的变换损耗的关系图，横轴表示从二极管端至输入输出用布线图案上的分波短截线的连接位置为止的电长度，纵轴表示变换损耗的相对值(相对于与二极管端连接分波短截线时的变换损耗的比较值)。例如，在分波短截线长度被固定在约λg/4的长度，使得分波短截线在连接点对于LO信号频率成为短路的情况下，如该图所示，从二极管端至分波短截线的连接位置为止的电长度为有效波长的约1/4(＝λg/4)时，偶次高次谐波混频器的变换损耗变得最小。因而，如图3所示，前端开路短截线22的长度L1被设定成使二极管的连接端A对于LO信号频率成为短路那样的长度(L1＜λg/4@LO)，且前端短路短截线23的长度L2被设定成使二极管的连接端B对于RF信号频率成为短路那样的长度(L2＜λg/4@LO)，在这样的情况下，偶次高次谐波混频器的变换损耗变得最小。
如上所述，例如将与RF电路侧连接的前端开路短截线设定成使得二极管的连接端A成为短路端那样的长度，这被认为即使是连接焊盘在各端子为单个的现有技术所涉及的半导体芯片中，也能通过将二极管端至分波短截线的连接位置的长度设定成上述长度，从而可简单地实现。然而，现有技术所涉及的半导体芯片的结构中，无法得到理想的短路端。以下，说明该理由。
图5-1是表示从RF端口(RFin)看APDP时的对于RF信号的理想等效电路图，图5-2是表示从LO端口(LOin)看APDP时的对于LO信号的理想等效电路图。
图3中，连接端B理想地对于RF信号频率成为短路(参照图5-1)时，从RF端口(RFin)输入的RF信号在APDP51的两端以最大电压被激振。
同样地，连接端A理想地对于LO信号频率成为短路(参照图5-2)时，从LO端口(LOin)输入的LO信号在APDP51的两端以最大电压被激振。其结果是，利用APDP以最低限度的变换损耗对RF、LO信号进行混频、变频。
图6是表示使用现有的半导体芯片(APDP)来构成偶次高次谐波混频器时的等效电路图。如上所述，现有的半导体芯片中，在其两端分别仅具有一个连接焊盘71、72。因此，现有的偶次高次谐波混频器中，如图6所示，一般成为如下结构，即，前端开路短截线62及前端短路短截线63通过Au凸点或引线等，与形成在不同于半导体芯片的其它基板上的RF信号输入电路上的一端(G端)、和LO信号输入电路上的一端(H端)连接。此外，图6中，设前端开路短截线62的长度L3被设定成使得包含Au-凸点及半导体芯片61内的布线图案的电感在内的电长度成为λg/4@LO那样的长度。
图7是表示从APDP端(A端：图3、E端：图6)看前端开路短截线侧时的反射特性(相对值)的曲线图，图8中，用史密斯图示出从APDP端(A端：图3、E端：图6)看前端开路短截线侧时的反射特性。另外，图9是表示APDP端(A端：图3、E端：图6)的短路阻抗(实数部)的曲线图，图10是表示APDP端(A端：图3、E端：图6)的短路阻抗(虚数部)的曲线图。曲线图中都示出利用仿真所得到的代表性的结果。
图7～图10的各图中，记号“○”所示的曲线为使用本实施方式所涉及的半导体芯片(参照图3)时的各特性，记号“×”所示的曲线为使用现有的半导体芯片(参照图6)时的各特性。例如，在使用本实施方式所涉及的半导体芯片的情况下，对于LO频率f0实现全反射(反射量＝0dB：图7，归一化阻抗＝0：图8的m1)，此时的阻抗(Z＝R+jX)也实现实部R＝0(图9)，虚部X＝0(图10)。即，可知A端对于LO频率成为理想的短路。
另一方面，在使用现有的半导体芯片的情况下，对于LO频率f0，反射量＝-5dB(图7)，归一化阻抗≠0(图8的m2)，可知没有成为理想的短路。即，在使用现有的半导体芯片的图6的结构中，即使能使短路阻抗的虚部为零(参照图10)，也不能使短路阻抗的实部为零，会残留一些电阻值(参照图9)。其结果是，由于二极管的基准电位未完全接地，因此得不到理想的LO信号的最大激振，会发生变换损耗的劣化。
这样，为了得到理想的短路，需要将距连接位置有λg/4的电长度的分波短截线并联连接至所希望的位置(APDP端)。
此外，本实施方式中，是说明了用Au-凸点连接前端开路、前端短路的各短截线的情况，但即使是用引线接合来连接各短截线电路的情况下，也可采用与上述相同的结构。
如上所述，根据本实施方式，由于能在形成于半导体芯片内的APDP的各端实现理想的RF信号短路、LO信号短路，因此能使与APDP连接的分波短截线充分地起作用，能使采用该芯片而构成的分立偶次高次谐波混频器电路的变换损耗最小。
另外，为了避免因这种安装所致的特性劣化，现有的高频电路中，有时也会在半导体元件基板上使一部分所需的反射电路、分波电路、匹配电路等电抗电路形成一体化来加以构成(局部MMIC等)。与此不同的是，本实施方式中，将半导体(有源)元件以外的输入输出电路及反射电路、分波电路、匹配电路等电抗电路形成在不同于半导体元件基板的其它基板上，可在高价的半导体基板上仅构成半导体(有源)元件部分。因而，能构成不受到因安装所致的设计制约的设计自由度较高的分立电路，可期待兼顾到确保电路性能和半导体芯片小型化的两个方面。
另外，本实施方式的半导体芯片由于具有四个电极焊盘，因此与具有两个电极焊盘的现有的半导体芯片相比，能增加倒装芯片安装时的稳定性，能减少所谓的芯片倾倒的发生概率。
实施方式2.
图11是表示使用实施方式1中示出的半导体芯片来构成振荡器时的实施方式之一的图。该图所示的振荡器的组成部分包括半导体芯片111、谐振电路115、输出电路116、前端短路电路117及反射电路118的各部。
半导体芯片111上形成有作为三端子元件具有代表性的场效应晶体管(FET元件)112。另外，半导体芯片111上形成有栅极端子电极焊盘113a、源极端子电极焊盘113b、漏极端子第一电极焊盘113c、漏极端子第二电极焊盘114c这四个电极焊盘。这些电极焊盘中，与栅极端子电极焊盘113a连接有起到作为谐振器的作用的谐振电路115，与源极端子电极焊盘113b连接有至FET元件112的源极端为止的电长度成为λg/4～λg/2(λg：振荡器输出信号的有效波长)的前端短路电路(源极电感)117，与漏极端子第一电极焊盘113c连接有用于取出振荡输出的输出电路116，与漏极端子第二电极焊盘114c连接有至FET元件112的漏极端为止的电长度成为约λg/4的前端开路短截线118。前端开路短截线118起到作为利用FET元件112的输出信号的负反馈以提高信号频率的反射增益用的、反射电路的作用。此外，与栅极端子电极焊盘113a连接的谐振电路115的组成部分包括在振荡频带中进行动作的谐振器和相位线路，该相位线路具有至FET元件112的基极端为止的预定电长度以提供决定振荡频率的相位条件。例如，通过构成作为具有由谐振器长度(λg/2)和相位线路长度(α)给出的电长度的短截线，从而能起到作为谐振器的作用。另外，谐振电路115及输出电路116中，包含用于向FET元件112供给动作电压的电源电路，但省略图示及说明。
随着动作信号频率变高，上述的反射电路118需要靠近FET元件112的漏极端子进行连接，例如，在想要仅连接漏极端子第一电极焊盘113c、与输出电路一起构成的情况下，因Au凸点或引线等电感，能得到反射增益的上限频率变低。因此，需要在相比连接Au凸点或引线等的部位更靠近漏极端子侧，连接反射电路118。
根据本实施方式，例如在获得振荡动作所需的反射增益时，能得到所要的特性而不受到因附加Au凸点或引线等的电感所致的上限频率的制约，可期待振荡动作的高频化等。另外，以往，为了得到所要的特性，有时也会在构成FET元件112的半导体基板上构成(局部化)反射电路118，但可无需采用这种设计方法，而在高价的半导体元件基板上仅构成FET元件112即可。因此，能构成不受到因安装所致的设计制约的设计自由度较高的分立型的振荡器，可期待兼顾到确保电路性能和半导体芯片小型化的两个方面。
此外，本实施方式中，是采用了如下结构，即，在构成半导体芯片的晶体管的漏极端子各设置两个电极焊盘，但并不局限于该结构。例如，根据电路需要，也可采用如下结构，即，在栅极端子、或源极端子各设置两个电极焊盘。
实施方式3.
图12是表示使用实施方式1中示出的半导体芯片来构成(偶数)倍增器时的实施方式之一的图。该图所示的倍增器的组成部分包括半导体芯片121、输入电路125、输出电路126、短路电路128、及基波反射电路127的各部。
半导体芯片121上形成有作为三端子元件具有代表性的场效应晶体管(FET元件)122。另外，半导体芯片121上形成有栅极端子电极焊盘123a、源极端子电极焊盘123b、漏极端子第一电极焊盘123c、漏极端子第二电极焊盘124c这四个电极焊盘。这些电极焊盘中，与栅极端子电极焊盘123a连接有作为对于输入信号的基波的匹配电路进行动作的输入电路125，与源极端子电极焊盘123b连接有使DC及高频带的信号接地的短路电路128，与漏极端子第一电极焊盘123c连接有作为对于使基波信号成为原来的偶数倍的偶数倍倍增信号的匹配电路进行动作的输出电路126，与漏极端子第二电极焊盘124c连接有至FET元件112的漏极端为止的电长度被设定成基波的λg/4的前端开路短截线127。此外，与漏极端子第二电极焊盘124c连接的前端开路短截线127起到作为对于基波的全反射电路的作用。另外，输入电路125及输出电路126中，包含用于向FET元件112供给动作电压的电源电路，但省略图示及说明。
本实施方式的(偶数)倍增器中，在漏极端子的输出侧形成基波全反射和偶数倍增信号的匹配电路时，不受到因附加Au凸点或引线等电感所致的制约，能进行设计自由度较高的电路设计，能构成可得到所要的特性的分立型的(偶数)倍增器。
此外，本实施方式中，是采用如下结构，即，在构成半导体芯片的晶体管的漏极端子各设置两个电极焊盘，但并不局限于该结构。例如，根据电路需要，也可采用如下结构，即，在栅极端子、或源极端子各设置两个电极焊盘。
另外，上述实施方式1～3中，是例如说明了作为二端子元件形成APDP、作为三端子元件形成FET以作为半导体元件的情况的一个例子，但并不局限于上述这些二端子元件及三端子元件。例如，作为三端子元件，也可用于双极型晶体管及IGBT等单功能元件、以及串联连接极性相同的两个二极管而成的串联二极管(日文：シリ一ズテイ)等功能元件。另外，例如，也可用于将单个二极管或APDP的各四个元件环状连接而成的环形四联组件(日文：リングクワツド)等四端子元件等。
工业上的实用性
如上所述，本发明所涉及的高频电路及半导体芯片作为能使与芯片上的半导体元件连接的反射电路、分波电路、匹配电路等充分地起作用的发明是有用的。
权利要求书(按照条约第19条的修改)
基于条约第19条(1)修改的声明
1.进行以下修改：将包括原先的权利要求1、2的内容在内的权利要求作为新的权利要求1。具体来讲，明确了：将半导体元件限定于单个二极管、APDP等二端子半导体元件，并且并联布线图案及与并联布线图案连接的电极焊盘(电抗电路连接用电极焊盘)在二端子半导体元件的各端，与布线图案并联连接。此外，删除相当于原先的权利要求3的权项。
2.进行以下修改：将包括原先的权利要求4、5的内容在内的权利要求作为新的权利要求5。具体来讲，明确了：将半导体元件限定于APDP，并且并联布线图案及与并联布线图案连接的电极焊盘(电抗电路连接用电极焊盘)在二端子半导体元件的各端，与布线图案并联连接。另外，将信号输入输出电路及电抗电路的各功能分别限定于LO/RF/IF、及LO分波短截线、RF分波短截线。此外，删除相当于原先的权利要求7-10的权项。
3.新的权利要求1中的“并联布线图案，该并联布线图案在所述二端子半导体元件的各端子端与所述布线图案并联连接”的技术性事项(特别是下划线部的内容)未在引用文献1、2中披露，另外也没有进行启发的记载。
4.在新的权利要求5中，作为高频电路的构成要件之一的“半导体芯片”包括：“第一、第二两个并联布线图案，该第一、第二两个并联布线图案在所述APDP的各端子端与所述布线图案并联连接，且分别形成于一端侧及另一端侧”；及“第一、第二两个电抗电路连接用电极焊盘，该第一、第二两个电抗电路连接用电极焊盘与所述第一、第二并联布线图案分别连接，且用于电连接与所述信号输入输出电路分开形成在所述其它基板上的电抗电路”的技术性事项未在引用文献1、2中披露，另外也没有进行启发的记载。
1.(修改后)一种半导体芯片，设于形成有单个二极管、或将极性相互不同的两个二极管并联连接而成的反向并联二极管对等二端子半导体元件的半导体基板上，所述半导体芯片具有：
布线图案，该布线图案与所述二端子半导体元件的各端子分别连接；及
电极焊盘，该电极焊盘与所述布线图案连接，且用于连接形成在不同于所述半导体基板的其它基板上的信号输入输出电路，其特征在于，
所述半导体芯片还包括：
并联布线图案，该并联布线图案在所述二端子半导体元件的各端子端与所述布线图案并联连接；及
电抗电路连接用电极焊盘，该电抗电路连接用电极焊盘与所述并联布线图案连接，且用于电连接与所述信号输入输出电路分开形成于所述其它基板上的电抗电路。
2.(删除)
3.(删除)
4.(删除)
5.(修改后)一种高频电路，其组成部分包括：
半导体芯片，该半导体芯片设于形成有将极性相互不同的两个二极管并联连接而成的反向并联二极管对(APDP)的半导体基板上，具有与该APDP的各端子分别连接的布线图案及与该布线图案连接的电极焊盘；及
信号输入输出电路，该信号输入输出电路形成在不同于所述半导体基板的其它基板上，且与所述电极焊盘电连接，具有对于所述APDP输入LO信号的LO信号输入电路、输入输出RF信号的RF信号输入输出电路、及将由所述LO信号和所述RF信号所生成的IF信号进行分波并输入输出的IF信号输入输出电路，其特征在于，
所述半导体芯片包括：
第一、第二两个并联布线图案，该第一、第二两个并联布线图案在所述APDP的各端子端与所述布线图案并联连接，且分别形成于一端侧及另一端侧；及
第一、第二两个电抗电路连接用电极焊盘，该第一、第二两个电抗电路连接用电极焊盘与所述第一、第二并联布线图案分别连接，且用于电连接与所述信号输入输出电路分开形成于所述其它基板上的电抗电路，
所述电抗电路包括：
LO分波短截线，该LO分波短截线与所述第一电抗电路连接用电极焊盘连接，在所述APDP的一端能使RF信号通过，另一方面使所述LO信号短路；及
RF分波短截线，该RF分波短截线与所述第二电抗电路连接用电极焊盘连接，在所述APDP的另一端能使所述LO信号通过，另一方面使所述RF信号短路，
从而所述高频电路作为偶次高次谐波混频器进行动作。
6.如权利要求5所述的高频电路，其特征在于，
所述LO分波短截线的长度被设定成使得在所述APDP的一端所述LO信号成为短路那样的长度，并且所述RF分波短截线的长度被设定成使得在所述APDP的另一端所述RF信号成为短路那样的长度。
7.(删除)
8.(删除)
9.(删除)
10.(删除)