动态随机存取存储器的 电容器制造方法 本发明涉及一种半导体存储器的制造方法，特别是涉及一种动态随机存取存储器(Dynamic Random Access Memory-DRAM)的鳍状沟槽结构(Fin-trench-structure)电容器的制造方法。
增加DRAM集成电路的密度为现今DRAM制造的趋势。然而，当制造较高密度的DRAM单元时，在DRAM单元中可相对减少制造所需电容器的使用面积。为了保证维持可靠的标准下，可缩小电容器的面积，因此在电容器所占面积减少的情况下，保持每一个电容器的电容量不变是重要的。近来，曾有提出具有三维空间结构的电容器，以增加存储单元的电容量，此种电容器，包括双层堆叠式(Double-stacked)电容器、鳍状结构(Fin-Structured)电容器、皇冠形电容器、展开堆叠式(Spread-stacked)电容器以及盒状(Box)结构电容器。
建立可以使制造成本降至最低，且提供最大的制造包容度以使生产效率达到最大的电容器制造方法，也是急需要解决的问题。在标准的电容器于位线下方(Capacitor Under Bit Line-CUB)的制作工艺中，形成存储节点接触以与接着垫(LandingPad)相连。现有接着垫常在制造次微米以下的技术中，用以缩小存储单元的体积，例如南韩的三星公司就是大规模的使用接着垫来完成DRAM单元中的电容器制造。在形成存储节点之后，进行氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-ONO)的沉积，接着形成电容器的上电极。在此现有技术中，需要三次光致抗蚀剂掩模以完成DRAM电容器的制造，即是在形成存储节点接触窗、存储节点以及电容器上电极时，需要使用三次光致抗蚀剂掩模。然后，进行电容器的平坦化制作工艺，接着，形成位线接触窗以及位线。由于存储节点地阶梯高度落差大，其高度差约为4000埃到7000埃之间，因此要达到良好的平坦化效果是很困难的。
本发明的目的在于提供一种使用于电容器位于位线下方制作工艺中，动态随机存取存储器的鳍状沟槽结构电容器的制造方法。本发明的方法比现有技术减少一次光致抗蚀剂掩模的使用，并可免除当增加电容器表面积所产生的电容器平坦化的问题，故本发明可以使制造成本降至最低，并可以提供最大的制造包容力以使生产效率提高到最大。
本发明的目的是这样实现的，即提供一种在具有与源极/漏极区相接的接着垫的一基底上，形成动态随机存取存储器的鳍状沟槽结构电容器的制造方法，该方法包括：形成包括一顶部氧化层的交替氧化层与氮化物层的一多重物，其中该各氮化物层夹于该各氧化层之间；在该交替的氧化层与氮化物层的多重物中，形成存储节点接触窗，该存储节点接触窗停止于该接着垫上；沿着该存储节点接触窗的侧壁，剥除部分该氮化物层；在该顶部氧化层上方，形成一第一即时掺杂多晶硅层，且共形于该存储节点接触窗的侧壁，并与该接着垫接触；在该基底上方沉积一光致抗蚀剂层；剥除位于该存储节点接触窗之外的该光致抗蚀剂层；剥除位于该顶部氧化层上的部分该第一即时掺杂多晶硅层；剥除该光致抗蚀剂层；在该顶部氧化层上方形成一薄介电层，且共形于该存储节点接触窗的侧壁上的该第一即时掺杂多晶硅层；以及在该薄介电层上方与该存储节点接触窗中，形成一第二即时掺杂多晶硅层。
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
图1至图3以及图5至图8为根据本发明优选实施例的动态随机存取存储器的鳍状沟槽结构电容器的制造方法的流程剖视图；
图4A与图4B根据本发明的两个优选实施例中，用于形成存储节点接触窗的光致抗蚀剂掩模俯视图。
图1至图3以及图5至图8为根据本发明优选实施例的动态随机存取存储器的鳍状沟槽结构电容器的制造方法流程剖视图。本发明将搭配所附的图形，加以详细说明如下。本发明提供一鳍状沟槽结构的动态随机存取存储器的电容器的制造方法，利用本发明的制造方法可以减少所需使用的光致抗蚀剂掩模的数目，并可免除电容器平坦化的问题。
请参照图1，首先提供一半导体基底100。此半导体基底可包括半导体晶片，且在此晶片内已形成有主动和非主动元件，且多层覆盖于此晶片上。因此，基底一名称意味着在晶片中形成元件，且在晶片上方形成多层覆盖。在此优选实施例中，基底100包括漏极区102。在基底100上形成连接漏极区102的多晶硅接着垫104。其中形成基底100以及接着垫104的方法为熟习此技术者所熟知，因此不需在此多做讨论。
接着请参照图2，进行氧化层106a、106b、106c以及氮化物层108的交替沉积步骤。在此优选实施例中，底部氧化层106a与中间氧化层106b之间，以及中间氧化层106b与顶部氧化层106c之间，分别各以一层氮化物层108分隔开。其中，每一层氧化层的优选厚度约为500埃到1500埃左右，而每一氮化物层108的优选厚度约为1500埃到2500埃之间。传统上氧化层106a、106b以及106c的形成方法包括低压化学气相沉积法(Low PressureChemical Vapor Deposition-LPCVD)，而氮化物层108的形成方法也为利用传统方法，例如是以LPCVD。
继续请参照图3，利用传统的光刻制作工艺以及蚀刻制作工艺构成开启存储节点接触窗110。在优选的情况下，存储节点接触窗110定位于接着垫104的上方，例如，在顶部氧化层106c上沉积覆盖一层光致抗蚀剂层112，构成此光致抗蚀剂层112，并形成存储节点接触窗110。图4A以及图4B为光致抗蚀剂掩模的俯视图。在图4A所显示的实施例中，光致抗蚀剂掩模开启一个大小为0.35～0.5μm乘以0.2～0.4μm的存储接触窗。而在图4B所显示的实施例中，光致抗蚀剂掩模开启一个大小为0.2～0.4μm乘以0.2～0.4μm的存储接触窗。通常为避免对准误差(Misalignment)，存储节点接触窗110的优选尺寸需小于接着垫104的尺寸。接着，进行一次或多次各向异性蚀刻(Anisotropic Etching)步骤以蚀刻氧化层106a、106b、106c，以及氮化物层108，一直达到底部氧化层106a。然后，进行较慢的氧化层蚀刻制作工艺，以控制蚀刻制作工艺停止于接着垫104上，如此一来，裸露出氧化层106a、106b、106c以及氮化物层108的侧壁114。之后，利用传统去光致抗蚀剂的方法剥除光致抗蚀剂层112。
然后，请参照图5，以热磷酸溶液，通过侧壁114蚀刻氮化物层108。沿侧面方向除去的氮化物层108的优选厚度约为500到3000埃左右。
接着请参照图6，在顶部氧化层106c上与存储节点接触窗或沟槽110中，形成共形的第一即时(In-situ)掺杂多晶硅层116，此形成共形的第一即时掺杂多晶硅层116的方法包括传统的化学气相沉积法。如同图6中所绘示，此第一即时掺杂多晶硅层116并没有完全填满存储节点接触窗110，且其厚度端由氮化物层108的厚度而定，且其优选厚度约为250到750埃之间。第一即时掺杂多晶硅层116与接着垫104相连接，且可当成电容器的下电极。虽然，在图6中仅显示两层鳍状结构118，但是，可由此推测得知，在交替沉积多层的氧化层以及氮化物层后，也可得到多层的鳍状结构。
再接着，请参照图7，在第一即时掺杂多晶硅层116的表面上以及存储节点接触窗110中，形成旋涂式光致抗蚀剂120，并且填满存储节点接触窗110。接着进行回蚀刻制作工艺，直到位于存储节点接触窗110之外的旋涂式光致抗蚀剂120被移除掉。之后，进行回蚀刻制作工艺，以剥除位于顶部氧化层106c上的部分第一即时掺杂多晶硅层116，而旋涂式光致抗蚀剂120用以保护位于存储节点接触窗110中的侧壁上的部分第一即时掺杂多晶硅层116。上述制作工艺结果如图7。
再接着，请参照图8，剥除位于存储节点接触窗110中的旋涂式光致抗蚀剂120。随后，沉积薄介电层122，此薄介电层122的材料，例如是氧化硅/氮化硅/氧化硅或是氮化硅/氧化硅。然后，沉积一层第二即时掺杂多晶硅层124并填满存储节点接触窗110，此第二即时掺杂多晶硅层124的优选厚度约为500到1500埃之间。之后，进行传统的光刻与蚀刻制作工艺，构成第二即时掺杂多晶硅层124以形成一开口125，完成电容器的制造。
在第二即时掺杂多晶硅层124中形成的开口125，是当做位线与接着垫104的接触连接之用。由于构成蚀刻第二即时掺杂多晶硅层124后，第二即时掺杂多晶硅层124的地形高低差只有约500到1500埃左右，因此，以硼磷硅玻璃(BPSG)流或是硼磷硅玻璃流配合回蚀刻法，足可达到后续制造位线接触窗以及位线所需的平坦度。与现有技术相比较，在现有技术中，当存储节点的高度约为4000到7000埃之间，而上电极的厚度约为500到1500埃左右时，其地形高度差约为5000到8500埃之间。
虽然结合以上一优选实施例揭露了本发明，然而其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰，因此本发明的保护范围应当视为附上的权利要求所界定的为准。