已有的触发器是使用单端输入和上升沿触发的方式以提取输入信
息，但以单端输入的方式在高速运作时易受噪声的干扰，而仅使用上
升沿触发以提取输入数据的方式将使触发器的工作速度受到限制。
一美国专利号4,629,909，标题为“用于在时钟信号的前、后两沿
存储数据的触发器(FLIP-FLOP FOR STORING DATA ON BOTH
LEADING AND TRAILING EDGES OF CLOCK SIGNAL)”的专利说
明书描述了一解决的方法，该已有技术虽利用时钟脉冲的上下边沿以
提取单一输入数据，但其技术内容仅适用于特定的电路结构，而不适
用于所有类型的触发器。
另一美国专利号5,327,019，标题为“双边沿单数据触发器电路
(DOUBLE EDGE SINGLE DATA FLIP-FLOP CIRCUITRY)”的专
利说明书描述了利用两个触发器及一逻辑电路以完成上下边沿均可触
发的功能。该已有技术将花费较多的硬件成本，且因须经过多重逻辑
门的运算，因此操作速度将受到限制。此外，该已有技术使用单端输
入的方式，对于抗噪声的能力也较薄弱。
另一美国专利号5,250,858，标题为“双边沿触发的存储设备和系
统(DOUBLE EDGE TRIGGERED MEMORY DEVICE AND
SYSTEM)”的专利说明书说明了利用两个触发器及一切换器而将输
入信号用时钟脉冲的上下边沿提取为一单一输出，如同前述的缺点，
该已有技术将花费较多的硬件成本，且因须经过多重逻辑门的运算，
因此操作速度将受到限制。
本发明的第一目的是提供一可在时钟脉冲的上升沿及下降沿提取
输入信号的全差动双边沿触发器。
本发明的第二目的是提供一具备差动输入特性，且在高速运算时
能保证有较佳的抗干扰特性的全差动双边沿触发器。
本发明的第三目的是提供一成本较低且操作速度较快的全差动双
边沿触发器。
为了达到上述目的，本发明提出一种全差动双边沿触发器，其由
一时钟脉冲的上升沿及下降沿控制第一全差动输入值及第二全差动输
入值的储存及输出。该全差动双边沿触发器包含一全差动的第一主电
路、一全差动的第二主电路及一全差动的从电路，该全差动的第一主
电路在该时钟脉冲的上升沿至下降沿之间控制该第一全差动输入值的
储存：该全差动的第二主电路在该时钟脉冲的下降沿至上升沿之间控
制该第二全差动输入值的储存，该全差动的从电路电连接至该全差动
的第一主电路及该全差动的第二主电路的输出，包含一第二重复器作
为该全差动双边沿触发器的输出端，且在该时钟脉冲的下降沿输出该
第一全差动输入值，及在该时钟脉冲的上升沿输出该第二全差动输入
值。
本发明将依照附图来说明，其中：
图1是本发明的全差动双边沿触发器的第一实施例。该全差动双
边沿触发器10由一时钟脉冲CK的上升沿及下降沿来控制时序
(timing)，又时钟脉冲CKB为与时钟脉冲CK相位互补的另一时钟
脉冲。该全差动双边沿触发器10共有两组差动输入，分别为第一全
差动输入值D0和D0B及第二全差动输入值D1和D1B，该D0和D0B
为第一主电路(master circuit)11的全差动输入值，而D1和D1B为
第二主电路12的全差动输入值。该第一主电路11及该第二主电路12
的输出端均电连接至一从电路13而形成一个二对一的主从模块。该
第一主电路11包含一第一差动对111、一由时钟脉冲CK所控制的第
一晶体管开关112及一第一重复器(repeater)113。该第二主电路12
包含一第一差动对121、一由时钟脉冲CKB所控制的第一晶体管开关
122及一第一重复器123。该从电路13包含一第五差动对131，其输
入端为该第一主电路11的第一重复器113的两个端点、一由时钟脉
冲CKB所控制的第三晶体管开关132、一第二重复器133、一第六差
动对141，其输入端为该第二主电路12的第一重复器123的两个端点
及一由时钟脉冲CK所控制的第四晶体管开关142。该第六差动对141
的输出连接至该第二重复器133的两个端点，且该第二重复器133的
端点Q和QB即为该触发器10的输出。
图2是本发明的全差动双边沿触发器的第二实施例。图1的结构
尚有一值得改良之处，其为输出由逻辑0切换至逻辑1的速度低于由
逻辑1切换至逻辑0的速度，其原因是该时钟脉冲CK及CKB所控
制的第一晶体管开关112、122、第三晶体管开关132及第四晶体管开
关142均仅有一个，且位于该第一差动对111、121、该第五差动对131
及该第六差动对141的下方。图2的结构是图1的结构的改良，其在
第一重复器113和123、第二重复器133及第六差动对141的上方另
加入一极性和该第一差动对111、121、第五差动对131及第六差动对
141相反的第二差动对114、124、第九差动对134及第十差动对144，
且还在该第二差动对114、124、第九差动对134及第十差动对144的
上方加入和该第一晶体管开关112、122、第三晶体管开关132、第四
晶体管开关142极性相反的第二晶体管开关115、125、第五晶体管开
关135及第六晶体管开关145。该第二差动对114、124、第九差动对
134及第十差动对144的输入端与该第一差动对111、121、第五差动
对131及第六差动对141的输入端相同，且该第二晶体管开关115、
125、第五晶体管开关135及第六晶体管开关145的时钟脉冲相位互
补于相对应的该第一晶体管开关112、122、第三晶体管开关132、第
四晶体管开关142的时钟脉冲相位，因为图2的结构具有上下对称的
关系，因此无论输出是由逻辑0切换至逻辑1或由逻辑1切换至逻缉
0，均具有相同的操作速度。
图3是本发明的全差动双边沿触发器的第三实施例。图3的结构
也可改善输出由逻辑0切换至逻辑1的速度不等于由逻辑1切换至逻
辑0的速度的问题。和图2的结构不同的是，该结构并不在第一主电
路及第二主电路的第一重复器113和123的上方加入第二差动对及第
二晶体管开关。
图4是本发明的全差动双边沿触发器的第四实施例。和图2的结
构不同的是，该结构仅在第一主电路及第二主电路的第一重复器113
和123的上方加入第二差动对114和124及第二晶体管开关115和
125。图4的结构的另一优点为具有较短的建立时间及保持时间(setup
time and hold time)。
图5是本发明的全差动双边沿触发器的第五实施例。图5的结构
将图1结构的第一差动对111、121、第五差动对131和第六差动对141
分别与第一晶体管开关112和122、第三晶体管开关132和第四晶体
管开关142的位置进行互换，且将该第一晶体管开关112和122、第
三晶体管开关132和第四晶体管开关142置换为第三差动对116、126、
第七差动对136和第八差动对146，其优点为可避免寄生电容的干扰。
图6是本发明的全差动双边沿触发器的第六实施例。图6的结构
在第一重复器113和123、第二重复器133及第八差动对146的上方
另加入一极性和该第三差动对116、126、第七差动对136、第八差动
对146相反的第四差动对117、127、第十一差动对137、第十二差动
对147，且还在该第四差动对117、127、第十一差动对137、第十二
差动对147的上方加入和该第一差动对111、121、第五差动对131、
第六差动对141极性相反的第二差动对114、124、第九差动对134、
第十差动对144。该第二差动对114、124、第九差动对134、第十差
动对144的输入端与该第一差动对111、121、第五差动对131、第六
差动对141的输入端相同，且该第四差动对117、127、第十一差动对
137、第十二差动对147的时钟脉冲相位互补于相对应的该第三差动
对116、126、第七差动对136、第八差动对146的时钟脉冲相位。因
为图2的结构具有上下对称的关系，因此无论输出是由逻辑0切换至
逻辑1或由逻辑1切换至逻辑0，均具有相同的操作速度。
图7是本发明的全差动双边沿触发器的第七实施例。图7的结构
也可改善输出由逻辑0切换至逻辑1的速度不等于由逻辑1切换至逻
辑0的速度的问题，且也可避免寄生电容的干扰。和图6的结构不同
的是，该结构并不在该第一主电路及第二主电路的第一重复器的上方
加入第四差动对及第二差动对。
图8是本发明的全差动双边沿触发器的第八实施例。和图6的结
构不同的是，该结构仅在第一主电路及第二主电路的第一重复器113
和123的上方加入第四差动对117和127及第二差动对114和124。
图8的结构的另一优点为具有较短的建立时间及保持时间。
图9是本发明的全差动双边沿触发器的时序图。在时钟脉冲CK
的上升沿时，本发明的全差动双边沿触发器10提取该第一全差动输
入值D0和D0B。而在时钟脉冲CK的下降沿时(即CKB的上升沿时)，
本发明的全差动双边沿触发器10提取该第二全差动输入值D1和
D1B，该从电路13的第二重复器133的两个端点Q和QB将依序输
出该第一全差动输入值和该第二全差动输入值，换句话说，本发明的
全差动双边沿触发器10因可使用时钟脉冲的上升沿及下降沿来提取
和输出相对应的输入信号，因此其输出频率为时钟脉冲频率的两倍。
本发明的技术内容及技术特点已如上所述，然而本专业技术人员
仍可能基于本发明的示例及说明而作种种不背离本发明精神的替换及
修改。因此，本发明的保护范围应不限于实施例所说明的内容，而应
包括各种不背离本发明的替换及修改，并为以下的权利要求范围所涵
盖。