数字锁相回路装置与信号产生方法 【技术领域】
本发明涉及一种数字锁相回路装置与信号产生方法，尤指应用于数据读取装置的数字锁相回路装置与信号产生方法。背景技术
图1(a)所示为一已知数据读取装置(例如光盘读取装置)的部份功能方框图。由读取头(Pick-Up Head，PUH)所输出的一模拟电压信号，经由一模拟数字转换器(Analog-to-Digital Convertor，ADC)11的处理后形成一异步取样值信号(Asynchronous Samples)。该异步取样值信号再通过由一内插器(Interpolater)121、一时序误差检测器(Timing ErrorDetector)122以及一回路滤波器123(timing system)所构成的一数字锁相回路装置(All-digital PLL)12的调整后，形成一同步取样值信号(Synchronous Samples)输出，用以提供后续功能电路进行进一步处理。
其中，内插器121接收一异步取样值信号进行处理而输出一同步取样值信号。而时序误差检测器122检测出所得的该同步取样值信号与一预期同步取样信号(expected synchronous samples)间的一时序误差值(如图1(b)所示)。至于回路滤波器123是根据该时序误差值的变化而输出一内插时序值至该内插器121，以提供该内插器121参考并进行调整，进而得到更佳的同步取样值信号。
然而，当读取头所输出的该模拟电压信号因为如光盘片表面刮伤等非预期因素而导致巨幅噪声干扰时，将使得模拟数字转换器11所产生的异步取样值信号(Asynchronous Samples)时序产生极度不稳定的情况，使得以上述已知技术所完成的数字锁相回路装置(All-digital PLL)12，必须花费一段颇长的复原时间方能恢复正常，严重影响光盘读取装置于此段时间的数据读取能力。发明内容
有鉴于此，本发明要解决的技术问题是在模拟电压信号存在巨幅噪声干扰时，有效缩短已知技术中过长的复原时间并能从刮伤区域内读取出更多的正确数据，从而增进光驱地读取能力。
为了达到上述目的，本发明提供一种锁相回路装置，包含：一内插器，接收一输入信号进行处理而得而一输出信号；一时序误差检测器，检测出该输出信号的一时序误差值；一回路滤波器，根据该时序误差值而输出一内插时序值至该内插器；以及一锁定控制器，根据该输出信号的时序品质来控制该回路滤波器所输出的该内插时序值。
上述方案中，本发明数字锁相回路装置中的该锁定控制器包含有：一锁定检测器，根据该输出的时序品质来而发出一重新读取信号或一备份信号，于时序品质进入不良状态时发出该重新读取信号，而于时序品质进入一良好状态时发出该备份信号；一寄存器，电连接于该回路滤波器的输出端，用以存储该内插时序备份值；以及一多工器组，电连接于该回路滤波器与该寄存器之间，因应该备份信号而决定是否将当时的该内插时序值存储至该寄存器中，另外，因应该重新读取信号而决定是否使该回路滤波器利用存储于该寄存器中的该内插时序备份值。
上述方案中，本发明数字锁相回路装置中该锁定检测器包含有：一时序品质测试装置，根据于零交越点两侧的两相邻输出信号的绝对值的比值与一门槛值的比较结果，进而发出一上数信号或一下数信号；一上/下数计数器，因应该上数信号或该下数信号的触发而进行上数或下数动作；以及一比较器组，电连接于该上/下数计数器，因应该上/下数计数器的计数值与一备份门槛值和一重新读取门槛值的比较结果，进而发出该备份信号或该重新读取信号。
上述方案中，本发明数字锁相回路装置中该输入信号由一模拟数字转换器所输出。
上述方案中，本发明数字锁相回路装置中该模拟数字转换器是将一模拟电压信号进行取样而得到该输入信号。
上述方案中，本发明数字锁相回路装置中该输入信号是一异步取样值信号，而该输出信号是一同步取样值信号。
为了达到上述目的，本发明还提供了一种信号产生方法，该方法包含下列步骤：检测一输入信号的一时序误差值；根据该时序误差值而输出一内插时序值，以于处理一输出信号时参考；当该输入信号的时序品质在良好状态时，进行频率备份；以及当该输入信号的时序品质进入一不良状态时，根据所备份的频率，对该输入信号进行内插以得到一输出信号。
上述方案中，本发明的信号产生方法适用于一数字锁相回路装置，其中该数字锁相回路装置是根据该输出信号的时序品质来而发出一重新读取信号或一备份信号，其中于时序品质进入不良状态时发出该重新读取信号，而于时序品质进入一良好状态时发出该备份信号。
上述方案中，本发明的信号产生方法中该数字锁相回路装置是因应该备份信号而决定是否要存储当时的该内插时序值以更新该内插时序备份值，另外，因应该重新读取信号而决定是否使该数字锁相回路装置固定参考该内插时序备份值。
上述方案中，本发明的信号产生方法中该数字锁相回路装置是根据于零交越点两侧的两相邻输出信号的绝对值的比值与一门槛值的比较结果，进而发出一上数信号或一下数信号而产生一计数值，并因应该计数值与一备份门槛值和一重新读取门槛值的比较结果，进而发出该备份信号或该重新读取信号。
上述方案中，本发明的信号产生方法中该输入信号是由一模拟数字转换器将一模拟电压信号进行取样所得到。
上述方案中，本发明的信号产生方法中该输入信号是一异步取样值信号，而该输出信号是一同步取样值信号。
由上可知，当读取头所输出的该模拟电压信号V因为如光盘片表面刮伤等非预期因素而导致巨幅噪声干扰时，本发明所公开的数字锁相回路装置(All-digital PLL)可快速地重新读取于状态良好时所备份的该内插时序备份值并加以运用，有效缩短已知手段中过长的复原时间，进而增进应用本发明技术的光盘读取装置于此段时间的数据读取能力，彻底改善上述已知缺失，成功达到发展本发明的主要目的。附图说明
图1(a)是一已知光盘读取装置中数字锁相回路的功能方框图。
图1(b)是一实际同步取样值信号与一预期同步取样信号间的一时序误差值示意图。
图2是本发明对于应用于光盘读取装置中的数字锁相回路装置(All-digital PLL)的较佳实施例的功能方框图。
图3是本发明回路滤波器与锁定控制器的较佳实施例的功能方框图。
图4是本发明锁定检测器的一较佳实施例的功能方框图。
图5(a)及图5(b)是本发明中同步取样值信号的波形示意图。
图6(a)及图6(b)是本发明对于应用于光盘读取装置中的数字锁相回路装置(All-digital PLL)及其中改良后回路滤波器所发展出来的另一较佳实施例功能方框图。具体实施方式
图2所示是本发明应用于光盘读取装置中的数字锁相回路装置(All-digital PLL)的较佳实施例的功能方框图。数字锁相回路装置主要包含有一内插器(interpolator)21、一时序误差检测器(timing errordetector)22、一回路滤波器(loop filter)23以及一锁定控制器(lockdetector)24。该内插器21接收一异步取样值信号进行处理而输出一同步取样值信号。时序误差检测器22检测出该同步取样值信号与一预期同步取样信号(expected synchronous samples)间的一时序误差值。回路滤波器23根据该时序误差值的变化而输出一内插时序值至该内插器21，以提供该内插器21参考。
而本发明主要是利用锁定控制器24来解决已知技术的缺失。该锁定控制器24电连接于该内插器21与该回路滤波器23之间(或说其并联于时序误差检测器22)。锁定控制器24特征在于根据内插器21所输出的该同步取样值信号的时序品质来控制该回路滤波器23所输出的该内插时序值。而于时序品质进入一不良状态时，使该回路滤波器23固定输出一内插时序备份值至该内插器21，以提供该内插器21参考。
再请参见图3，其是本发明回路滤波器23与锁定控制器24的较佳实施例的功能方框图。回路滤波器23主要包含一相位寄存器40及一频率寄存器41，而锁定控制器24主要包含有一锁定检测器241、一寄存器242以及一多工器组(2431，2432)。锁定检测器241根据该同步取样值信号的时序品质而发出一重新读取(Restore)信号或一备份(Back-up)信号。其中于时序品质进入该不良状态时发出该重新读取信号，而于时序品质进入一良好状态时发出该备份信号。寄存器242用于存储该内插时序备份值。该多工器组中的第一多工器2431则因应该备份信号的触发，而将当时频率寄存器41中所存放的该内插时序值中关于频率的计数值备份至该寄存器中，以更新原来的内插时序备份值。第二多工器2432则因应该重新读取信号的触发而使该回路滤波器23输出存储于该寄存器242中的该内插时序备份值。
再请参见图4，其是上述锁定检测器241的一较佳实施例的功能方框图。锁定检测器241主要包含有一时序品质测试装置2411、一上/下数计数器2412以及一比较器组2413。时序品质测试装置2411根据零交越点两侧的两相邻同步取样值信号的绝对值的比值与一门槛值的比较结果，进而发出一上数信号或一下数信号至该上/下数计数器2412。而该上/下数计数器2412便因应该上数信号或该下数信号的触发来进行上数或下数动作而产生一计数值。比较器组2413则因应该上/下数计数器2412的计数值与一备份门槛值和一重新读取门槛值的比较结果，发出该备份信号或该重新读取信号。当计数值大于备份门槛值时，备份信号为1，反之为0。而当计数值大于重新读取门槛值时，重新读取信号为0，反之为1。当备份信号为1，这代表此时的信号品质尚佳，故可对频率进行备份。当该备份信号为0时，因为这代表由于此时的信号品质已经低落至某一程度(比如，被缺陷区所影响)，故而如果继续利用缺陷区所得的频率来进行内插，所得的时序误差将不具代表性；故此时要暂时停止将频率寄存器41的该内插时序值存储至该寄存器242中。当重新读取信号为0时，代表此时信号品质判断为佳，故可直接利用回路滤波器所得的频率进行内插。当重新读取信号为1时，代表此时信号品质不佳，故不可直接利用回路滤波器所得的频率进行内插，而需利用寄存器242中存储的频率进行内插。所以，在本发明中，当面临到信号品质不佳时，由于已将较佳信号品质时的频率备份起来，故此时可利用良好信号品质时所得的频率来进行内插，将能得到较好的数据读取能力。
而从图5(a)及图(b)所示的同步取样值信号的波形示意图可清楚看出，当同步取样值信号如图5(a)所示时，由于零交越点50两侧的两相邻取样值51、52的绝对值的比值相当接近理想值“1”，因此时序品质测试装置2411将判断此时的时序品质(timing qualty)为良好，进而发出一上数信号至该上/下数计数器2412。当同步取样值信号如图5(b)所示时，由于零交越点50两侧的两相邻取样值51、52的绝对值的比值将远离理想值“1”，因此时序品质测试装置2411将判断此时的时序品质(timingquality)为不良，进而发出一下数信号至该上/下数计数器2412。
再请参见图6(a)，其是本发明应用于光盘读取装置中的数字锁相回路装置(All-digital PLL)的另一较佳实施例的功能方框图。其主要是将上述锁定控制器24中除了锁定检测器241外的其它组件(如寄存器242及多工器组243)并入回路滤波器23而形成一如图6(b)所示的改良后回路滤波器61。
本发明由熟习此技术的人士所作的诸般修饰，皆不脱权利要求书的保护范围。