无接触点信道写入/抹除的闪存存储单元 结构与制造方法 本发明涉及一种只读性存储元件结构与制造方法，且特别涉及一种闪存的结构与制造方法。
请参照图1，是公知的闪存存储单元(flash memory cell)的结构示意图。闪存存储单元在一P型基底10上形成一N井12，然后在N井12上形成一堆栈栅(stacked gate)14，并于N井12内部与堆栈栅14两侧分别形成N+离子区域16、18，用以分别作源极与漏极，且在漏极端的N+离子区域18外围再形成一深P型离子区域20，并在堆栈栅14下面形成一浅P型离子区域22。
其中，堆栈栅14包括由一控制栅(controlling gate)24与一悬浮栅(floating gate)26所构成，并以一字符线电压VWL施加于控制栅24上，用以控制此闪存存储单元运作，悬浮栅26呈现悬浮状态，不与外界连接，用以储存电荷。而源极端的N+离子区域16则连接一源极电压VSL，至于漏极端的N+离子区域18则连接一源极电压VWL。
其中漏极端的N+离子区域18与外围所形成一深P型离子区域20短路连接，用以防止在程序化时因在施加电压于漏极，会在漏极(N+离子区域18)外围形成空乏区(depletion region)，而使悬浮栅26中的电荷(e-)因边缘富勒-诺得亥姆效应(edge Fowler-Nordheim effect)到达漏极，产生热电洞(e+)，并通过横向电场(lateral electric field)的作用下，造成热电洞注入(hot hole injection)的现象。在热电洞注入情况下将严重影响闪存存储单元的正常操作。上述深P型离子区域20与漏极的N+离子区域18以短路连接，如图2所示，将位线电压VBL以一金属30分别连接到每一个漏极的N+离子区域32，且该金属30贯穿到N+离子区域32与深P型离子区域34以达到短路连接的效果。
但是，上述结构中金属30与堆栈栅36之间必须维持一定的距离38，用以避免彼此相互产生干扰，而影响到整个闪存的运作，但是对于要求尺寸越来越小的闪存结构，这种架构显然已经无法提高集成度地要求。
因此，本发明的目的就是在提于供一种无接触点信道写入/抹除的闪存存储单元结构，将此接触金属的连接方式做改变，使得集成度能够提高，因此能更进一步达到降低尺寸的要求，且不会有影响邻近的源极区或邻近闪存存储单元的正常操作。
本发明的另一目的就是在于提供一种无接触点信道写入/抹除的制造方法，其制造方法是相对应于本发明所提的结构。
本发明提出一种无接触点信道写入/抹除的闪存存储单元的构，由一多重结构基底、第一离子掺杂区、悬浮栅极、第二离子掺杂区、第三离子掺杂区、第四离子掺杂区、两个隔离氧化层、内部多晶硅介电层以及控制栅极所构成。其中，第一离子掺杂区位于多重结构基底内，用以作漏极；而悬浮栅极位于多重结构基底上且位于第一离子掺杂区旁；第二离子掺杂区位于第一离子掺杂区底部外围；第三离子掺杂区位于悬浮栅极下面，与第二离子掺杂区相连；第四离子掺杂区位于多重结构基底内且与第三离子掺杂区相连，用以做为源极；两个隔离氧化层位于第一离子掺杂区与第四离子掺杂区上；内部多晶硅介电层位于悬浮栅极与两个隔离氧化层上；控制栅极，位于该些悬浮栅极与该两个隔离氧化层上。
本发明的结构使控制栅极作横向延伸(即字符线方向延伸)，而第一离子掺杂区(N+离子区域)与第二离子掺杂区(即深P型离子区域)则作前后方向的延伸(即位线方向延伸)，所以位线电压所连接的接触金属，可以设计在前后方向的外围部分，因此就可以减少金属接触数目，进而缩小内存矩阵的面积。
其中，该多重结构基底由下而上而包括N型基底，深P井以及N井所构成。而上述第一离子掺杂区与第四离子掺杂区是相同的N+离子区，第二离子掺杂区与第三离子掺杂区是P型离子区，且第二离子掺杂区的深度大于第三离子掺杂区的深度。至于N+离子区可用磷(Phos)或砷(As)离子植入以形成，而P型离子区则以硼离子来植入。
另外，第一离子掺杂区与第二离子掺杂区以一电性短路连接在一起，例如以一金属接触贯穿第一离子掺杂区与第二离子掺杂区间的接面，或者以一金属接触将暴露出的该第一离子掺杂区与该第二离子掺杂区连接在一起。
此外本发明还提供一种无接触点信道写入/抹除的闪存存储单元的制造方法，用以制造一闪存存储单元，包括下列步骤：首先形成一多重结构基底；接着在多重结构基底内部表面形成一浅P型离子区域；然后在多重结构基底上形成一悬浮栅极；接着在悬浮栅极一侧旁边的多重结构基底内部形成一深P型离子区域；然后再分别在深P型离子区域内部上面与悬浮栅极另一侧旁边的多重结构基底内部形成两个N+离子区域；接着在两个N+离子区域上形成两个隔离氧化层；然后在悬浮栅极与两个N+离子区域上形成一内部多晶硅介电层；最后在内部多晶硅介电层上形成一控制栅极。
上述形成多重结构基底还包括下列步骤：首先形成一N型基底；然后在N型基底上形成一深P型井区域；最后再在深P型井区域上形成一N型井区域。
此外，本发明还包括下列步骤：在闪存存储单元外围形成至少一位线电压接触金属，贯穿到隔离氧化层与N+离子区域。甚至位线金属还贯穿到重叠于N+离子区域的P型离子区域，另外也可以用一短路金属将暴露出的N+离子区域与P型离子区域连接在一起。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明：图面说明：
图1是公知的闪存存储单元的结构示意图；
图2是位线电压VBL以一接触金属连接到漏极的N+离子区域与深P型离子区域的示意图；
图3是本发明的一种无接触点信道写入/抹除的闪存存储单元结构示意图；
图4A与图4B是整个闪存存储单元结构图与俯视图；
图5A是图4中接触窗口的金属贯穿到第一离子掺杂区与第二离子掺杂区的接面的示意图；
图5B是以另一金属将暴露出的该第一离子掺杂区与该第二离子掺杂区连接一起的示意图；
图6是本发明的另一种无接触点信道写入/抹除的闪存存储单元结构示意图；
图7A～7E是本发明的一种无接触点信道写入/抹除的闪存存储单元的制造方法示意图；
图8A～8C是本发明的闪存存储单元结构的执行编码、抹除与读取的操作方式示意图。附图标记说明：
10：P型基底 12：N井
14：堆栈栅 16、18：N+离子区域
20：深P型离子区域 22：浅P型离子区域
24：控制栅 26：悬浮栅
30：金属 32：N+离子区域
34；深P型离子区域 36：堆栈栅
38：距离 100：多重结构基底
102：第一离子掺杂区 104：悬浮栅极
105：第一悬浮栅极 106：第二离子掺杂区
107：第二悬浮栅极 108：第三离子掺杂区
110：第四离子掺杂区
112、114：两个隔离氧化层
116：介电层 118：控制栅极
120：N型基底 122：深P型井
124：N型井
140、142：控制栅极 130、132：场氧化层
134、136：悬浮栅极
138：第一离子掺杂区与第二离子掺杂区的共同部分
146：接触窗口
148：金属 150：第一离子掺杂区
152：第二离子掺杂区 200：多重结构基底
202：浅P型离子区域 204：N型井
206：深P型井 208：N型基底
210：信道氧化层 212：第一多晶硅层
214：氮化硅层 216：P型离子区域
218、0220：N+离子区域 222、224：隔离氧化层
226：介电层 228：第二多晶硅层
300：闪存存储单元实施例：
请参考图3，是本发明的一种无接触点信道写入/抹除的闪存存储单元结构示意图。
在图中我们可以看出其结构包括一多重结构基底100、第一离子掺杂区102、悬浮栅极104、第二离子掺杂区106、第三离子掺杂区108、第四离子掺杂区110、两个隔离氧化层112与114、一介电层116以及一控制栅极118所构成。
其中，多重结构基底100由下而上还包括N型基底120、深P型井122以及N型井124三层。第一离子掺杂区102以N+离子植入多重结构基底100内的N型井124以形成N+离子区，并用以作漏极。而悬浮栅极104位于多重结构基底100的N型井124上，且与第一离子掺杂区102相连。至于第二离子掺杂区106，位于第一离子掺杂区102底部外围，以一深度较深的P型离子植入形成一深P型离子区。第三离子掺杂区108位于悬浮栅极104下面，与第二离子掺杂区106相连，是一深度较浅的P型离子植入形成一浅P型离子区。至于第四离子掺杂区110则位于多重结构基底100内的N型井124，与第三离子掺杂区108相连，用以做为源极。另外两个隔离氧化层112与114则位于第一离子掺杂区102与第四离子掺杂区110上。而介电层116则位于悬浮栅极104与两个隔离氧化层112与114上，以及控制栅极118位于悬浮栅极104与两个隔离氧化层112与114上。
如图4A与图4B所示，是整个闪存存储单元结构图与俯视图，其中控制栅极118以横向延伸(X轴方向)而共同连接在一起来施以字符线电压，至于原先第一离子掺杂区102与第二离子掺杂区106(下面图形的共同部分)则是以凸出与凹入图形的方向(前后方向)延伸，然后共同连接到一接触窗口146，以一接触金属连接到位线电压。原先横向延伸的控制栅极118位于两个场氧化层130与132之间，而横向延伸的控制栅极118横跨复数个悬浮栅极(例如134与136)，至于位于悬浮栅极134一侧与控制栅极118下的第一离子掺杂区102与第二离子掺杂区106(参考上面图形)的共同部分138则可以前后方向导出，连接到外围的一接触窗口146，然后通过一金属穿插到接触窗口内部，以位线电压来供应，所以可以避免公知接触金属与悬浮栅极之间必须保持一定距离，而使尺寸无法缩小的情形。
此外，为使第一离子掺杂区与第二离子掺杂区以一电性短路连接在一起，如图5A所示，将图4中接触窗口146的金属148贯穿到第一离子掺杂区150与第二离子掺杂区152的接面。或者如图5B所示，以另一金属将暴露出的该第一离子掺杂区与该第二离子掺杂区连接在一起。
另外，如图6所示，本发明的另一种无接触点信道写入/抹除的闪存存储单元结构示意图，将原先图3的悬浮栅极104改成第一悬浮栅极105与第二悬浮栅极107，其中第一悬浮栅极105位于两个隔离氧化层112、114之间的第三离子掺杂区108上，第二悬浮栅极107位于第一悬浮栅极105与部分的两个隔离氧化层112、114上。并使第一悬浮栅极105与第二悬浮栅极107短路相接。由于第二悬浮栅极107增加了与控制栅极间的重叠面积，提高了电容耦合效应，因此提高操作效率。
接着，本发明还提供一种无接触点信道写入/抹除的闪存存储单元的制造方法，用以制造一闪存存储单元。其步骤如图7A～7E所示，首先在图7A中先形成多重结构基底200，其由下而上包括N型基底208、深P型井206以及N型井204三层，并于两侧以浅沟隔离(Shallow TrenchIsolation；STI)形成场氧化层，以及在多重结构基底内部表面200植入一P型离子以形成一浅P型离子区域202。接着，在图7B中，首先先形成一信道氧化层210，然后在沉积第一多晶硅层212以做为悬浮栅极，最后在沉积一氮化硅层214，然后进行光罩、蚀刻以形成如图7B上面的结构。
接着，在图7C中，进行P型离子光罩，然后以BF2的P离子植入到第一多晶硅212一侧旁边的多重结构基底200内的N型井204，以形成一P型离子区域216。然后再以砷(As)做为N+离子植入到P型离子区域内部上面与第一多晶硅212另一侧旁边的多重结构基底200内的N型井204，而分别形成N+离子区域218与N+离子区域220。接着在图7D中，在N+离子区域218与220上形成隔离氧化层(如图中的222与224)，并将第一多晶硅212上的氮化硅214去除。最后在图7E中，进行一介电层226沉积，其位于第一多晶硅212与隔离氧化层222与224上。然后在介电层226上再进行第二多晶硅228的沉积，然后进行堆栈栅(Stacked Gate Etching)，使第二多晶硅成长条状定义为字符线，然后如图4所示，在外围形成一接触窗口，使一位线电压接触金属贯穿到隔离氧化层与N+离子区域，甚至，还贯穿到重叠于N+离子区域的P型离子区域，来达到一短路效果。
接下来将说明与本发明的闪存存储单元结构相对应的操作方法。
如图8A～8C，是本发明的闪存存储单元结构的操作方式。其利用富勒-诺得亥姆信道效应(Fowler-Nordheim tunneling effect)的原理，来达到对闪存存储单元执行编码、抹除等操作。其中在图8A～8C中，闪存存储单元300的控制栅、源极与漏极分别施加字符线电压VWL、源极线电压VSL与位线电压VBL，位线电压VBL还与闪存存储单元的深P型离子井区域连接在一起。
如图8A所示，当想对此闪存存储单元300执行抹除操作时，其字符线电压是一高准位电压，其可以是VWL＝10～18V，源极施一准位相对低于字符线电压的源极线电压，其可以是VSL＝-8～0V，位线电压保持悬浮状态。借此，可将源极的电子注入闪存存储单元300的悬浮栅中，造成闪存存储单元的临界电压提高，定义为抹除操作(Erase tohigh threshold voltage)。
接着，如图8B所示，当想对此闪存存储单元300执行一编码操作时，字符线电压VWL是一低准位电压，其可以是-12～-8V，位线电压VBL是一准位相对高于字符线电压VWL的电压，其可以是3～7V，源极线电压VSL保持悬浮状态。借此，可将电子由悬浮栅中经信道射出闪存存储单元300而到漏极，造成闪存临界电压降低完成编码的操作(Program to low threshold voltage)。
另外，如图8C所示，当想对此闪存存储单元300执行一读取操作时，施加字符线电压VWL于字符线上，其可以是2～5V，源极线电压VSL是一相对低于字符线电压VWL的电压，其可以是0～2V，位线电压VBL的准位是相对低于源极线电压，其可以是-2～0V。借此，完成对此闪存存储单元300的读取。
综上所述，虽然本发明已以一较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精和范围内，可作各种的更动与润饰，但本发明的保护范围应当以权利要求书限定的为准。