具有介电质间隙壁的内连导线结构及其制作方法 本发明是有关于一种半导体中的金属内连线(Interconnect)制程，特别是有关于一种具有介电质间隙壁(spacer)的内连导线结构及其制作方法。
在传统的积体电路(VLSI)的金属内连线制程上，一般是采用化学气相沉积法(CVD)将二氧化硅层形成于金属层上，以作为内金属介电层(Inter-Meta1 Dielectrics，简称IMD)，其主要缺陷在于：
由于随着积体电路的缩小化，在微影蚀刻时，对不准现象常常发生，造成的过蚀刻会破坏该内金属介电层而造成漏电流，这严重地影响产品的可靠度(reliability)；另外，随着内连导线的缩小化，细小的内连导线也常有崩塌(collapse)的现象，这亦严重地影响产品的优良率。
目前对内金属连线制程的研究多仅于金属层上方的抗反射层的研究，例如美国专利第5580701号提出的减少光阻层的摇摆效应(tanding waveeffect，或称驻波效应)的制作方法，是在金属层上方形成二氧化硅、氮化硅或氮氧化硅等的抗反射层。然而，传统的方法却无法解决积体电路日益缩小化所造成的上述严重地影响产品的优良率的问题。
参阅图1-图3是传统内金属内连线的结构示意图。传统内金属介电层中地金属内连线的结构，包括在半导体基底100上具有多数个金属内连导线110、120，以及二氧化硅层130当作是内金属介电层130，如图1所示。
接着参阅图2，在定义插塞140时，若微影蚀刻程序发生了对不准现象而造成过蚀刻，使得插塞140太靠近基底100，就会破坏该内金属介电层130而造成漏电流。
参阅图3，随着内连导线的缩小化，细小的内连导线130也常有崩塌的现象，如150和160，这亦严重地影响产品的优良率。
为了改善上述制程的问题，本发明提供了一种具有介电质间隙壁的内连导线的制作方法与结构，特别适用于制作有多数个内连导线的半导体基底上，亦即半导体中的金属内连线制程。可切实地减少漏电流，提高产品的可靠度与优良率，并使上述的缺点获得改善
本发明的目的在于提供一种具有介电质间隙壁的内连导线的结构及其制作方法，特别适用于制作有多数个内连导线的半导体基底上，克服现有技术的缺陷，切实地减少因微影的对不准现象而造成的漏电流，也更固定了金属层而不至于崩塌，达到提高产品的可靠度与优良率的目的。
本发明的目的是这样实现的：一种具有介电质间隙壁的内连导线结构，至少包含在半导体基底的表面上设有多数个内连导线，其特征是：作为蚀刻阻挡层或该内连导线的固定支撑层的介电质间隙壁形成于该内连导线的侧壁上。
该内连导线的顶部更包括有抗反射层。该抗反射层是由钛/氮化钛及氮氧化硅所组成。该内连导线是由铝、铜或铝硅铜所构成。该介电质间隙壁是由氮化硅或氮氧化硅所构成。
一种具有介电质间隙壁的内连导线的制作方法，其特征是：它至少包含下列步骤：
(1)提供一半导体基底，其表面上设有多数个内连导线，于该基底和内连导线表面上形成第一介电层；
(2)回蚀该第一介电层，以曝露出该基底部分表面与该内连导线的顶部，而残留于该内连导线侧壁上的第一介电层成为介电质间隙壁；
(3)于该基底、间隙壁及内连导线的曝露表面上形成第二介电层；
(4)对该第二介电层施以平坦化处理。
该第一介电层与该第二介电层的蚀刻比是大于10。该内连导线的顶部更包括有抗反射层。该抗反射层是由钛/氮化钛及氮氧化硅所组成。该内连导线是由铝、铜或铝硅铜所构成。该第一介电层是由氮化硅或氮氧化硅所构成。该第二介电层是由二氧化硅所构成。
本发明的主要优点是内连导线侧壁上具有介电质间隙壁，因而能改善传统内连导线的缺点，切实地减少漏电流，提高产品的可靠度与优良率，并可进一步达成积体电路缩小化的目标。
下面结合较佳实施例和附图详细说明。
图1是传统内金属内连线的结构示意图。
图2是传统内金属内连线的对不准示意图。
图3是传统内金属内连线的崩塌示意图。
图4-图8是本发明的制程示意图。
图9是本发明在微影蚀刻制程的对不准状态下的示意图。
图10是本发明的具有介电质间隙壁的内连导线的结构剖面图。
参阅图4-图9，本发明的制程包括如下步骤：
首先参阅图4，在半导体基底200表面上设有多数个内连导线210、220，并且内连导线210、220的顶部形成有一单层或多数层的抗反射层230。其中，内连导线210、220的制作是以CVD法沉积铝、铜或铝硅铜层，而抗反射层230是由Ti/TiN及SiON所组成。
参阅图5，本发明的方法中，首先可以用CVD方法，于基底200和内连导线210、220表面上顺应性(conformably)形成第一介电层240，厚度约为50-300的氮化硅或氮氧化硅层等绝缘材料。这里要说明的是：本实施例的内连导线210、220包含了抗反射层230，因此为了说明方便，以下各图将不绘出抗反射层230。
参阅图6，采用以CF4或NF3为气体电浆的干蚀刻法对第一介电层240进行回蚀处理，以曝露出基底200部分表面和内连导线210、220的顶部，则残留于内连导线210、220侧壁上的第一介电层240形成介电质间隙壁250。
参阅图7，利用CVD方法，于基底200、介电质间隙壁250与内连导线210、220上全面性形成第二介电层260，由二氧化硅所构成。因为介电质间隙壁250要用以当作蚀刻阻挡层或内连导线210、220的固定支撑层，所以第一介电层240与第二介电层260的蚀刻比是大于10，通常在50以下。
参阅图8，采用回蚀法或化学机械研磨法，对第二介电层260施以平坦化处理，以形成具有平坦表面的第二介电层260’。
参阅图9，为本发明在微影蚀刻制程的对不准状态下的示意图。在定义一插塞280时，例如是钨插塞280，若微影蚀刻程序发生了对不准现象，本发明的介电质间隙壁250便具有蚀刻阻挡层(etching stop layer)的作用，可使插塞280停在介电质间隙壁250上，而不会像传统的图2所示地继续损害第二介电层260’而造成漏电流，因此本发明能提升产品的可靠度。并且由于提高了微影误差的容忍度，所以可使设计规则有更进一步地缩小化。
参阅图10，是本发明的具有介电质间隙壁250的内连导线210、220的结构剖面图。本发明提出一种具有介电质间隙壁的内连导线的结构，至少包含有多数个内连导线210、220形成于半导体基底200上，以及一介电质间隙壁250形成于内连导线210、220的侧壁上。其中内连导线210、220的顶部包含了抗反射层230。各层材质如制作方法所述，此处不再赘述。
在这里需要强调的是，本发明实施例与传统金属内连线最大不同的地方是：本发明的内连金属导线侧壁上具有介电质间隙壁，因而能改善传统内连金属导线的种种缺点
综由上述，本发明切实地减少漏电流，提高产品的可靠度与优良率，并可进一步达成积体电路缩小化的目标，因此本发明具有新颖性、创造性与实用性。
本发明中所应用的物质材料与形成方法，并不限于实施例所引述者，其能由各种具恰当特性的物质和形成方法所置换，且本发明的结构空间亦不限于实施例所引用的尺寸大小。
本发明虽以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内所做些许的更动与润饰，都属于本发明的保护范围之内。