评估基于核的系统集成芯片(SoC)的方法 及实现该方法的SoC的结构 【技术领域】
本发明涉及一种测试半导体设备的方法，更具体地说，涉及一种具有高准确性和可观测性的以硅形式调试基于核的系统集成芯片(SoC)IC地设计完整性(硅调试)的方法。本发明还涉及一种实现硅调试的方法的SoC IC的结构。背景技术
在近几年来，ASIC(专用集成电路)技术已经从芯片组基本原理发展成嵌入式基于核的系统集成芯片(SoC)。SoC是通过将多个孤立的VLSI设计(核)缝在一起以为一种应用提供全功能性而设计的IC。即，使用称为“核”(也称为知识产权或IP)的复杂功能的预先设计的模式来构造SoC，该核适合各种应用。这些核通常可以高级描述语言(HDL)如Verilog/VHDL(称为软核)或以晶体管级设计如GDS II(称为硬核)获得。Soc可包含用于片上功能的硬核和软核的组合，如微处理器、大存储器阵列、音频和视频控制器、调制解调器、互联网调谐器、2D和3D图形控制器、DSP功能等等。
在EDA(电子设计自动化)环境下实施的设计阶段，以硅芯片的形式实现SoC设计。本发明是针对用于评估采用硅形式(“硅调试”)的用于Soc中每个核的SoC设计的方法，同时这种系统芯片可用于广泛应用，这些芯片的复杂性太复杂从难以用常规的方式来测试。(“Testing embeded cores(测试嵌入式核)”A D&TRoundtable，IEEE Design and Test，pp81-89，April-June1997，“Challenge of the90’s Testing CoreWare based ASICs(90年代测试基于核心技术的ASIC的挑战)“Panel on“DFT for embededcore”，R.Rajsuman，International Test conference，pp940，1996)。
除在产品测试中有困难外，当制造原型硅(prototype silicon)时，这些SoC也在确定它们的功能正确性方面存在较大困难。困难的主要原因是个别核的有限的可观察性和可控制性。通常，仅芯片I/O(SoC芯片的输入和输出)可使用施加测试矢量或观察对测试矢量的响应而每个嵌入式核的I/O是不可接入的(accessible)。因此，在复杂的SoC中，许多内部故障没有显露在芯片I/O上。
图1描述通常的SoC10的结构的例子，SoC10具有嵌入式存储器12、微处理器核14以及三个功能专用核16、18和20、PLL(锁相环路)22以及TAP(测试使用端口)24。仅通过芯片级I/O就能完成SoC的整个测试。在该例子中，在SoCI0的外围，将这些芯片级I/O建立为形成在I/O垫框(pad frame)26上的芯片I/O垫(pad)28。每个功能核12、14、16、18和20包括垫框29，垫框29通常包含在芯片外围的若干核对多个I/O垫。通常，在IC设计中，上面金属层仅用于电源的电源垫32而中间金属层用于与其他核、微处理器核和嵌入式存储器连接的I/O或信号垫。
假若失败，了解失败的原因极其重要，如是由于微处理器核或功能专用核16、18或20还是其他原因。有必要调试故障的原因是必须在将SoC设计送去批量生产前纠正故障。
为调试故障，非常希望可接入(access)每个核的个别的I/O以便可应用核专用的测试模式。目前，IEEE P1500工作组正在开发一种方案以便核I/O变为可接入。这种方案是基于使用附加逻辑电路，其包括在核I/O的基于移位寄存器的封装(wrapper)以及从芯片I/O到核I/O的数据传输总线(“Preliminary outline of the IEEE P1500scalable architecture for testing embedded cores”，IEEE VLSITEST Symposium，1999)。在图2A-2C描述该结构，其中图2A表示在核的外边界的整个封装结构，以及图2B和2C分别表示在图2A的封装中的输入单元42和输出单元44的结构。
也已经由Virtual Socket Interface Alliance(VSIA)以及其他研究者提出了类似的基于核封装(core wrapper)以及数据传输逻辑的解决方案(Manufactuing related test developmentspecification 1″，version 1.0，VSI Alliance，1998、“Test accessarchitecture”VSI Alliance，2000，以及“Hierarchical testaccess architecture for embedded cores in an integratedciruit”，D.Bhattacharya，IEEE VLSI TEST Symposium，pp.8-14.1998)。
这些方法的主要缺点在于它们要求附加逻辑电路，这增加了芯片尺寸并提高成本；而且由于芯片I/O的封装而导致性能恶化。这种性能恶化的例子包括由于另外的电路元件和路径而使在SoC中的信号传播延迟。同时，在所有情况下，将测试矢量移入封装寄存器并使用多个时钟周期移出响应。直到全部移出在前矢量的响应才应用新测试矢量。因此，在所有这些方案中，测试时间太长而且不能完成快速的核测试。这也就意味着不能用这些方案来调试与故障有关的定时。
另一个常规的方法是在美国专利号4,749,947和4,937,826中描述过的“钉床(bed of nails)”型方法。在这种方法中，创建栅格线，在栅格线上放置将被测试的功能电路。通过能提供从节点到栅格线的连接的纵向晶体管能接入在功能电路中的每个节点。原则上，该方法提供100％可观察性。然而，由于需要多个另外的步骤(布置掩膜)以及使现有的制造SoC过程有所改变，因此该方法极其昂贵。同时，由于栅格线的存在，显著地增加电路的寄生电容并导致性能恶化。
如上所述，常规技术不能满足全部调试SoC中的个别核而没有诸如增加规模和成本或涉及性能恶化的缺点。发明内容
因此，本发明的一个目的是提供一种调试系统集成芯片(SoC)中个别核的方法，该方法很容易实现并且没有现有方法的缺陷。
本发明的另一个目的是提供一种调试系统集成芯片(SoC)中个别核的方法，而在核中不要求任何附加逻辑电路从而不涉及性能恶化。
本发明的另一目的是提供一种用于系统集成芯片(SoC)中的个别核的I/O垫框的结构以便允许通过传统的接触式探针接入每个核以便将测试矢量应用到该核并从那儿接收响应。
在本发明中，在原型制造过程中，在顶层金属中每个核的I/O垫框是相同的。因此，个别核的I/O接口可用作测试信号应用和响应信号观察。本发明使得可将核测试模式直接应用到特定的核而不是作为一个整体的SoC芯片。
本发明的一个方面是一种评估系统集成芯片(SoC)的方法。该方法包括步骤：在SoC中为每个核构造垫框的两个或更多金属层同时将在下面金属层上的I/O(输入和输出)垫连接到上面金属层，从而在每个核的垫框的上面金属层的表面上暴露所有的I/O垫和电源垫，并通过在核的上面金属层上的I/O垫将测试矢量应用到每个核并评估通过上面金属层上的I/O垫接收的核的响应输出。
在本发明的另一方面，评估SoC的方法包括步骤：在SoC的外部区域构造芯片I/O(输入和输出)框，用于通过在其上形成的接触垫与SoC连接、构造用于在SoC中的每个核的以垫框得两个或更多金属层同时将在下面金属层上的I/O垫连接到上面金属层，从而在每个核的垫框的上面金属层的表面上暴露所有I/O垫和电源垫、通过在芯片I/O垫框上形成的接触垫将测试矢量应用到SoC以及评估通过在芯片I/O垫框上的接触垫接收的SoC的响应输出、以及通过在核的上面金属层上形成的I/O垫，将测试矢量应用到每个核并评估通过上面金属层上的I/O垫接收的核的响应输出。
本发明的另一方面是用于评估其设计完整性的SoC的结构。该结构包括在SoC的外部区域的芯片I/O(输入和输出)框，用于通过形成在其上的接触垫与SoC连接，以及用于SoC中的每个核的一垫框的两个或更多金属层，其中将下面金属层上的I/O垫连接到上面金属层，从而在每个核的垫框的上面金属层的表面上暴露所有I/O垫和电源垫。在这样一种SoC的结构下，通过在芯片I/O垫框上形成的接触垫将测试矢量应用到SoC以评估通过芯片I/O垫框上的接触垫接收的SoC的响应输出，以及通过在核的上面金属层上形成的I/O垫将测试矢量应用到每个核以便评估通过在上面金属层上的I/O垫接收的核的响应输出。
根据本发明，硅调试方法不需要任何另外的测试电路。不要求在芯片设计中的任何设计改变，没有性能恶化以及可快速地应用核测试模式以便调试与任何功能和定时有关的故障。在调试期间，用户可应用任何类型的测试模式来获得全部故障诊断(如识别嵌入式存储器中的失败的位单元，而不需要任何额外的硬件。
本发明的这些和其他目的以及有利特征通过下面结合附图的优选实施例的描述将变得更清楚。附图说明
图1是表示在基于嵌入式核得包括存储器、微处理器和功能专用核的系统集成芯片(SoC)中的结构的例子的示意性框图。
图2A是由IEEE P1500工作组提出的整个封装结构的例子，用于接入SoC中的个别核，图2B是在图2A的封装结构中输入单元的结构的例子，以及图2C是在图2A的封装结构中输出单元的结构的例子。
图3是表示根据本发明，内建用于SoC的每个核的多层输入和输出(I/O)框的结构的例子的示意性框图。
图4A表示常规核I/O垫框的结构以及图4B表示在本发明的核I/O垫框中结构的例子。
图5是表示本发明的在核的上面金属层中具有I/O垫框的SoC中结构的例子的示意性框图。具体实施方式
现在参考图3和4，示出了建立能直接通过传统接触式探针接入的用于每个核的I/O接口的本发明的基本概念。在本发明中，个别核的I/O接口可用作测试信号应用和响应信号观察。结果，能直接将核测试模式(而不是芯片测试模式)应用到特定的核，即仅需要接入核的I/O。
更准确地说，如图3和4所示，在原型制造期间，在顶层金属中每个核的I/O垫框是相同的。正如参考现有技术所提到过的，I/O垫框的顶层金属层通常仅用作路由电源线以及下层金属层用于路由包括I/O的信号。因此，不可能通过个别核的I/O垫框接入个别核。
然而，在本发明中，对支持多层金属的制造过程，对所有金属层，每个核的I/O垫框被向上复制(duplicated)到上层。如图3所示，可将每个芯片I/O提升到SoC的上层金属而不使用任何逻辑或复杂的传感结构。为简化说明，省略在上层金属的I/O垫。
图4A和4B表示使用五个金属层形成I/O框的情况。图4A是针对I/O框中常规的结构而图4B是针对本发明的I/O框结构。在图4A的常规技术中，仅通过通孔39将电源垫32直接连接到上面金属层。将用于信号和控制的垫33-36隐藏在下面金属层中。在图4B的本发明中，在任何层中的所有垫32-36均通过通孔39连接到上面金属层。因此，在下面层中的所有垫32-36与图4B中所示地被复制到顶层(第5)金属。核的I/O与该复制的金属垫框的实际连接是通过在其他层中的通孔39来完成。
由于将每个核的I/O垫提升到SoC的顶层金属而不使用任何逻辑或复杂的传感结构，上面金属层成为与核的实际I/O垫的简单的连接点。尽管在图1中所示的SoC10的上面金属层仅具有电源垫，但是在图5中所示的SoC的顶层金属具有所有I/O垫和电源垫。尽管在图5中未示出，在I/O垫框中类似构造PLL核22和TAP核24以便在顶层金属具有这些核的所有I/O垫和电源垫。
该结构允许完全地接入SoC中的每个个别的核。例如，在测试原型SoC期间，如果发生故障，通过顶层金属I/O垫框，可个别地或与其他核(使用探针卡)一起探查每个核。由于能探查该核的所有I/O，因此可应用核测试矢量来确定是否一特定核有故障。
当结束原型设计的测试并且准备大批量生产时，在顶层金属层中的探点可按原样留下或按需要去除。通过改变顶层金属掩膜以及去除金属通孔很容易实现去除探点而没有任何显著影响。即使不从设计中去除这些探点，它们不会对设计产生任何反作用。去除这些探点的唯一优点是顶层金属层也可用于路由确定，因此，能简化SoC的路由确定。
应当注意到，使用该概念，也能在在图5中示为垫42、43和44的顶层金属层提引任何内部电路节点(逻辑节点)。因此，该方法适用于接入内部电路节点，如果这种接入必要的话。
如上所述，本发明的主要优点在于不需要另外的测试电路。在芯片设计中不要求任何设计改变，没有性能恶化以及能快速应用核测试模式来调试与任何功能和定时相关故障。在调试期间，用户能应用任何类型的测试模式以获得全部故障诊断(如识别嵌入式存储器中失败的位单元)，而没有任何额外的硬件。由于零硬件开销、零性能恶化、在设计中无改变、在测试和诊断中的灵活性以及快速测试，该方法对调试基于核提系统集成芯片极其有用。
尽管在此仅特别说明和描述了一优选实施例，将能理解根据上述教导可能有许多本发明的改变和变型并且落在附加权利要求的范围内而不脱离本发明的精神和想要的范围。