中空沟槽隔离物及其制造方法 【技术领域】
本发明有关于半导体(semiconductor)集成电路集成电路(integratedcircuits；ICs)制造技术，特别是有关于中空沟槽隔离物(hollow trenchisolation；HTI)及其制造方法，藉此能够提高半导体元件的隔离效果。背景技术
在半导体基底的特定区域形成浅沟槽(shallow trench)，接着填入绝缘材料(insulator)于此浅沟槽以形成的浅沟槽隔离物(shallow trenchisolation；STI)技术，已广泛地被使用于半导体休成电路集成电路的前段制程。并且，此浅沟槽隔离物已成功地用来隔离半导体元件。通常上述浅沟槽是利用非等向性蚀刻法(anisotropic etching)，例如反应性离子蚀刻法(reactiveion etching；RIE)去除部分半导体基底而得到。
再者，上述绝缘材料必须利用高密度电浆化学气相沉积法(high densityplasma chemical vapor deposition；HDP-CVD)等填沟效果佳(good gapfill)的方式，以完全地填满上述浅沟槽。接下来，必须利用化学机械研磨法(chemical mechanical polishing；CMP)进行绝缘材料的平坦化方能得到隔离效果良好的浅沟槽隔离物。
然而，上述浅沟槽隔离物必须经过较长时间的化学气相沉积、研磨等繁复的步骤以完成。再者，随着集成电路的尺寸日益缩小，化学机械研磨的操作参数愈难以控制，有可能因研磨不当使STI上方边缘凹陷，而导致漏电流，使得上述浅沟槽隔离物的元件隔离效果变差。
因此，有需要提供一种元件隔离效果更佳，制程更为简化的隔离物，进而提升集成电路产品的良率与产率。发明内容
有鉴于此，本发明的目的在于，提供一种中空沟槽隔离物及其制造方法，利用利用简化的制程而能够提升半导体元件的隔离效果，进而提升集成电路产品的良率与产率。
再者，本发明的另一目地在于，提供一种中空沟槽隔离物及其制造方法，不需要采用化学机械研磨制程而得到沟槽隔离物。
根据上述目的，本发明提供一种中空沟槽隔离物的
制造方法，包括下列步骤：提供一具有硬掩膜(mask)的半导体基底，上述硬掩膜(mask)具有第一宽度的开口；经由上述开口非等向性蚀刻未被上述硬掩膜(mask)覆盖的上述半导体基底以形成第一沟槽；经由上述开口与第一沟槽等向性蚀刻上述半导体基底，以形成一具有第二宽度的第二沟槽，上述第二宽度大于上述第一宽度；在上述半导体基底表面沉积一绝缘材料，以填入上述绝缘材料于上述第二沟槽的底面与侧壁，并且覆盖上述第二沟槽的顶部；定义上述绝缘材料以形成一中空沟槽隔离物。
再者，上述中空沟槽隔离物的制造方法之中，形成上述具有开口的硬掩膜(mask)的步骤包括：以化学气相沉积法在上述半导体基底表面形成一氮化硅层(或二氧化硅层)；利用微影制程在上述氮化硅层(或二氧化硅)表面形成一具有开口的光阻图案；以及利用上述光阻图案为蚀刻掩膜(mask)，并且蚀刻上述氮化硅层，以转移上述光阻图案于上述氮化硅层，而形成一具有开口的硬掩膜(mask)。
再者，上述中空沟槽隔离物的制造方法之中，绝缘材料是厚度小于1000埃，例如介于300至1000埃之间的二氧化硅或氮化硅。
再者，上述中空沟槽隔离物的制造方法，其中定义上述绝缘材料的方法包括下列步骤：利用微影制程在上述沟槽相对位置的上述绝缘材料的上方形成一光阻图案；利用上述光阻图案为蚀刻掩膜(mask)，并且蚀刻上述未被光阻图案覆盖的绝缘材料以形成一中空沟槽隔物，以露出上述半导体基底的上表面为止。
再者，根据上述目的，本发明提供另一种中空沟槽隔离物的制造方法，包括下列步骤：提供一具有硬掩膜(mask)的半导体基底，上述硬掩膜(mask)具有第一宽度的开口；经由上述开口等向性蚀刻上述半导体基底以形成一具有第二宽度的沟槽，上述第二宽度大于上述第一宽度；在上述半导体基底表面沉积一绝缘材料，以填入上述绝缘材料于上述沟槽的底面与侧壁，并且覆盖上述沟槽的顶部；定义上述绝缘材料以形成一中空沟槽隔离物。
再者，上述中空沟槽隔离物的制造方法之中，形成上述具有开口的硬掩膜(mask)的方法，包括下列步骤：利用微影制程在上述半导体基底表面形成一具有开口的光阻图案；利用上述光阻图案为蚀刻掩膜(mask)，并且非等向性蚀刻上述半导体基底，以形成一浅沟槽；顺应性地在上述半导体基底与上述浅沟槽表面形成一垫绝缘层；以及回蚀刻上述垫绝缘层直到露出上述浅沟槽的底面为止，以在上述浅沟槽的侧壁形成具有开口的间隙壁硬掩膜(mask)。
再者，本发明亦提供一种中空沟槽隔离物，包括：一具有沟槽的半导体基底；以及一绝缘材料，形成于上述沟槽的侧壁、底面并且覆盖于上述沟槽的顶部，以构成具有中空部的中空沟槽隔离物。再者，上述绝缘材料是二氧化硅或氮化硅。利用上述沟槽隔离物之中的中空部的空气，能够提高半导体元件的隔离效果。附图说明
图1A～图1D是根据本发明第一实施例的中空沟槽隔离物的制程剖面图。
图2A～图2G是根据本发明第二实施例的中空沟槽隔离物的制程剖面图。具体实施方式
第一实施例
以下利用图1A～图1D所示的中空沟槽隔离物的制程剖面图，以更详细地说明本发明第一实施例。
首先，请参照图1A，用化学气相沉积法(CVD)在半导体基底100表面形成厚度大约200埃的氮化硅层或是二氧化硅层，然后利用微影制程(photolithography)形成具有开口的光阻图案，然后以此光阻图案为蚀刻掩膜(mask)，以选择性蚀刻上述氮化硅层或是二氧化硅层，而形成具有宽度W1(大约500埃)的开口104的硬掩膜(hard mask)102，然后以此硬掩膜(mask)102为遮蔽物，并且利用高密度电浆(high density plasma)离子经由上述开口104非等向性蚀刻(anisotropically etching)上述半导体基底100，以形成深度大约为1500埃的预沟槽(pre-trench)106。
然后，请参照图1B，利用干蚀刻法或是湿蚀刻法经由上述开口104以及预沟槽106等向性蚀刻(isotropically etching)上述半导体基底100，以形成用来填入绝缘材料的沟槽108，上述沟槽的宽度W2大约为1000～1500埃，此时上述硬掩膜(mask)102会因进行蚀刻步骤而损失少许而留下残留硬掩膜(mask)102a。
接着，请参照图1C，利用化学气沉积法以在上述半导体基底100表面形成一绝缘材料(例如二氧化硅或氮化硅)110，上述绝缘材料110等向性地填入上述沟槽108的侧壁S以及底面B并且覆盖上述沟槽108的顶部，本实施例是采用沉积速率大约1500埃/分钟的条件，进行沉积反应大约20秒，由于绝缘材料110并未填满上述沟槽108，因此在沟槽108之中留下中空部112。
其次，请参照图1D，利用传统的微影制程在上述沟槽108上方的相对位置以形成光阻图案(图未显示)，然后以上述光阻图案为蚀刻掩膜(mask)，蚀刻上述绝缘材料110以及残留的硬掩膜(mask)102a直到露出半导体基底100的上表面为止，以构成中空部112、残留绝缘材料110a、硬掩膜(mask)102b构成的中空沟槽隔离物HTI。通常中空沟槽隔离物HTI上表面与半导体基底100上表面之间的落差例如小于1000埃。
根据第一实施例所形成的中空沟槽隔离物的构造，至少包括半导体基底100，其含有沟槽108；填入上述沟槽108的底面B以及侧壁S的绝缘材料110a；中空部112。
第二实施例
以下利用图2A～图2F所示的中空沟槽隔离物的制程剖面图，以说明本发明第二实施例。
首先，请参照图2A，利用传统的微影技术在半导体基底200的上表面形成具有开口204的光阻图案202，上述开口204的宽度大约为500埃，然后利用上述光阻图案202为蚀刻掩膜(mask)，经由上述开口204非等向性蚀刻上述半导体基底200，以得到深度大约为500埃的浅沟槽206，符号S1表示浅沟槽206的侧壁。然后，请参照图2B，以适当的试剂及/或蚀刻方式剥除(strip)光阻图案202。
接下来，请参照图2C，利用化学气相沉积法以顺应性地在上述浅沟槽206的侧壁S1以及底面形成厚度大约70埃的垫绝缘层(pad insulatinglayer)208，可采用二氧化硅或氮化硅材料构成。
然后，请参照图2D，回蚀刻上述垫绝缘层208，以去除半导体基底200上表面与浅沟槽206底面的垫绝缘层208，而在浅沟槽206的侧壁S1留下当作硬掩膜(mask)的间隙壁(spacer)208a，上述间隙壁具有宽度W3(大约＿埃(注：之处无数据，请工程师填入))的开口210。
接着，请参照图2E，利用干蚀刻或湿蚀刻经由上述开口210等向性蚀刻上述半导体基底200，以形成宽度W4(大约1000～1500埃)而深度大约1500埃的沟槽212，用来在后续步骤填入绝缘材料。此时，半导体基底200有可能被蚀刻掉少许。而符号S2表示沟槽212的侧壁，B1则表示沟槽212的底面。
再者，请参照图2F，利用化学气沉积法以在上述半导体基底200表面形成一绝缘材料(例如二氧化硅或氮化硅)214，上述绝缘材料214等向性地填入上述沟槽206的侧壁S2以及底面B1并且覆盖上述沟槽206的顶部，本实施例与第一实施例相同，是采用沉积速率大约1500埃/分钟的条件，进行沉积反应大约20秒，由于绝缘材料214并未填满上述沟槽206，因此在沟槽206之中留下中空部216。
其次，请参照图2G，利用传统的微影制程在上述沟槽206上方的相对位置以形成光阻图案(图未显示)，然后以上述光阻图案为蚀刻掩膜(mask)，蚀刻绝缘材料214直到露出半导体基底100的上表面为止，以构成中空部216、残留绝缘材料214a、当作硬掩膜(mask)之间隙壁208a构成的中空沟槽隔离物HTI。通常中空沟槽隔离物HTI上表面与半导体基底200上表面之间的落差例如小于1000埃。
根据第二实施例所形成的中空沟槽隔离物的构造，至少包括半导体基底200，其含有沟槽206；填入上述沟槽206的底面B1以及侧壁S2的绝缘材料214a；中空部216。
根据本发明提供的中空沟槽隔离物的制造方法，能够利用简化的制程而提升半导体元件的隔离效果，进而提升集成电路产品的良率与产率。再者，不需要采用化学机械研磨制程而得到沟槽隔离物，可避免漏电流的问题。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求书为准。