用于制造半导体器件的非氧化隔离衬致密化方法 【技术领域】
本发明一般涉及半导体器件，并特别涉及金属氧化物半导体(“MOS”)器件。
背景技术
在半导体器件制造中常常采用导电多硅化物(polycide)赋予导电层加强的电导率。多硅化物是多晶硅与难熔金属硅化物层的结合，它比单独的多晶硅表现出较低的电阻率。可以使用各种难熔金属的硅化物形成多硅化物，这种难熔金属包括但不限于诸如钛，钨，钽，钼金属等。在一常见的例子中，先前已经实现多晶硅的硅化(例如形成多硅化物)，以降低栅电极及金属氧化物半导体场效应晶体管(“MOSFET”)器件中的互连金属化的电阻。
多硅化物可以若干不同的方法形成，例如包括通过向多晶硅层沉积难熔金属，然后在足够高的温度下煅烧以形成金属硅化物。另外，例如通过使用溅涂，低压化学气相淀积法(“LPCVD”)，蒸发法等可沉积金属硅化物。后者方法的一个例子中，U.S.Pat.No.5,946,599描述了硅化钨向掺杂多晶硅的LCPVD沉积法。
虽然对于导电多硅化物的制造已经研发了各种方法及其改进，但在多硅化物的制造中仍然存在问题。例如，现有的多硅化物制造技术一般存在的主要问题是，在金属硅化物层与多晶硅层之间缺乏附着力。这种缺乏附着力，或附着力缺失，可能的结果是难熔金属硅化物层与下面的多晶硅层的分离或剥离，转化为降低地成品率。
已经试图解决多硅化物层遇到的附着力问题，诸如在制造MOSFET器件期间遇到的问题。例如，U.S.Pat.No.5,089,432描述了以四乙氧基硅烷(“TEOS”)沉积二氧化硅电介质层的多硅化物层的封装，在隔离衬蚀刻期间该电介质层通过掩模被保护在多硅化物层之上，以改进附着力。另一例子中，U.S.Pat.No.5,946,566提出通过沉积具有波状或起伏表面的多晶硅，即半球颗粒(“HSG”)多晶硅或酸处理的多晶硅，改进金属硅化物与多晶硅层之间的附着力。与这些方法相关的缺陷包括增加的成本及工艺的复杂性。而且，多硅化物的封装要求对隔离衬致密化条件非常严格的控制，例如，要保持在炉管中特别控制的氧化环境，以便保持封装的整体性。
本发明的概述
这里所透露的是用于生产半导体器件的非氧化隔离衬致密化方法，半导体器件包括但不限于MOSFET器件，诸如具有非易失存储器性能的全集成互补金属氧化物半导体(“CMOS”)器件。所透露的方法最好在半导体制造期间实现，以便提供低成本而强健的工艺过程，用于形成在隔离衬氧化物致密化步骤期间受到很少或基本上没有附着力缺失的多硅化物。所透露的方法通过免除对附加的处理步骤的需要，诸如金属硅化物封装或多硅化物表面处理，还使得能够以比传统方法降低的工艺复杂性形成优良的多硅化物附着力特性。所透露的方法进而简化了隔离衬氧化物致密化步骤和工艺序列，这是由于在隔离衬致密化期间，在非易失存储器堆结构，非存储器控制栅堆结构及源极/漏极区上没有热氧化物生长，免除了该步骤期间对管理热氧化生长的需要。进而，所透露的非氧化方法可用来实现MOSFET隔离衬氧化物致密化，同时最小化了或基本上防止了由于致密化步骤期间暴露的硅表面氧化所致偏离点位氧化生长损失。
通过在MOSFET隔离衬致密化步骤采用非氧化类，所透露的方法，在没有对MOSFET晶体管性能的有害的作用之下，惊人地免除了对金属硅化物顶部封装层所添加的复杂性的需要，以及对传统的MOSFET制造方法的实践中采用的隔离衬致密化受控氧化条件的需要。本制造方法与已被接受的MOSFET隔离衬致密化方法相反，后者采用了氧化隔离衬，以便例如在沉积多晶硅金属电介质层之前，在隔离衬致密化期间，在源极和漏极区生长二氧化硅薄层。
于是，在一实施例中，所透露的方法可被实施，以便最小化或基本上消除不希望有的氧化产物(例如，钨基多硅化物层上的WxSiyOz)的生长，这种生长认为结果是多硅化物附着力的缺失，并在非氧化环境中实现MOSFET隔离衬致密化消除了对封装方法的需要，以防止多硅化物附着力缺失。进而，所透露的方法使得隔离衬蚀刻步骤基本上完全允许或与微加载效果无关，即在隔离衬蚀刻步骤期间多硅化物层的顶部被除去的防反射层的量的差。就此而言，所透露的方法可成功地在这样的条件下实施，即隔离衬氧化物蚀刻期间基本上没有除去防反射层到在隔离衬氧化物蚀刻期间完全除去防反射层(例如，只余留有少量单层防反射层)的范围。这一特性十分有利地降低了成本及隔离衬氧化物蚀刻步骤的复杂性。
所透露的方法可进而有利地在低成本方式下实现，以便在现有的MOSFET制造单元中产生高成品率及高可靠性的多硅化物层。就此而言，所透露的方法可以这样实现，使得通过使用现有的用于金属硅化物的溅涂沉积的物理气相淀积(“PVD”)设备，例如通过对现有的PVD设备添加溅涂腔体而降低必要的资金投资。通过使用快速热处理(“RTP”)方法，例如低DT(例如，所在温度的时间)，而不是传统的隔离衬致密化方法中采用的慢速受控炉管氧化煅烧方法，可以实现附加成本的节省。使用所透露的方法，通过对防反射层(“ARL”)的沉积采用等离子体强化化学气相淀积(“PECVD”)，而不是使用较高成本的ARL旋转沉积，可进而实现成本优点。
在一个方面，这里所透露的是一种至少部分地围绕多硅化物结构致密化隔离衬氧化物的方法。该方法包括在非氧化环境中致密化结构的氧化。
在另一方面，这里的透露的是在衬底上形成半导体结构的一种方法。该方法可包括形成具有至少一个多晶硅层和至少一个金属硅化物层的多硅化物结构，在多硅化物结构上形成隔离衬氧化物以便至少部分地围绕多硅化物结构，并在非氧化环境中致密化该隔离衬氧化物以形成半导体结构。
在另一方面，这里所透露的是在硅衬底上，形成集成半导体器件的非易失存储器堆结构和非存储器控制栅堆结构的方法。该方法可包括在有效非易失存储器台面区和硅衬底的有效非存储器台面区之间在硅衬底上形成电介质隔离区域，在有效非易失存储器台面以上的硅衬底上形成存储器单元氧化物层，在有效非易失存储器台面区之上的存储器单元氧化物层上形成掺杂浮动栅多晶硅层，在有效非易失存储器台面区之上的掺杂浮动栅多晶硅层上形成互聚(inter-poly)氧化物层，在有效非存储器台面区之上硅衬底上形成薄栅氧化物层，在有效非易失存储器台面区的薄栅氧化物上及有效非存储器台面区的共聚氧化物层上形成掺杂控制栅多晶硅层，在有效非易失存储器台面区之上的掺杂控制栅多晶硅层上形成难熔金属硅化物层，以便在有效非易失存储器台面区之上形成所述非易失存储器堆结构，以及在有效非易失存储器台面区之上的硅衬底中形成非易失存储器堆结构的重掺杂非易失存储器源极/漏极区域。该方法还可包括在有效非存储器台面区之上的掺杂控制栅多晶硅层上形成难熔金属硅化物层，以便在有效非存储器台面区上形成所述非存储器控制栅堆结构，以及在有效非存储器台面区之上的硅衬底中形成非存储器控制栅堆结构的轻度掺杂非存储器源极/漏极区域。该方法还可包括在非易失存储器堆和非存储器控制栅堆结构的每一个上形成隔离衬氧化物侧层，在非氧化物环境中致密化隔离衬氧化物侧层；以及在轻度掺杂非存储器源极/漏极区域之上的硅衬底中形成非存储器控制栅堆结构的重度掺杂非存储器源极/漏极区域。
在另一方面，这里所透露的方法是用于把钨多硅化物沉积法集成到现有的CMOS制造设备中的相对低成本的和高生产率的方法。在一个实施例中，该方法可组合钨多硅化物层的物理气相淀积(“PVD”)或溅涂沉积，氮氧化硅防反射层(“ARL”)的等离子体强化化学气相淀积(“PECVD”)，以及在存在非氧化类(例如氮)中快速热处理器隔离衬致密化，以便生产有良好附着力特性的非封装多硅化物层。本实施例中，可有利地采用非氧化的氮环境中的RTP，以实现无需封装方法的隔离衬致密化，防止多硅化物附着力损失。
在另一方面，所透露的方法是在具有嵌入的模拟部分和非易失存储器部分的全集成的CMOS器件中制造钨多硅化物互连层。在一个示例实施例中，该方法可包括首先例如通过低压化学气相淀积(“LPCVD”)法沉积一层非晶形硅，然后例如通过离子注入法对沉积层掺杂，然后通过例如使用RTP煅烧掺杂和掺杂层，活化掺杂剂并降低损坏。然后该方法可包括在氮环境中通过例如使用PVD及随之的硅化钨层的RTP，在掺杂的无晶形硅上沉积硅化钨层，以便形成钨基多硅化物层。然后该方法可包括使用例如PECVD沉积向钨基多硅化物结构沉积富氮氧化硅层，作为用于成模工艺的多硅化物ARL。例如通过使用光刻法对钨基多硅化物结构成模，随之通过反应离子蚀刻(“RIE”)工艺，制造非易失存储器和控制栅多硅化物堆结构，并然后例如在炉管内在非易失存储器和控制栅多硅化物堆的侧壁上生长薄氧化物。然后可对源极和漏极区进行n-掺杂和/或p-掺杂，以提供所需的功能。然后该方法可包括例如使用PECVD原硅酸四乙酯(“TEOS”)沉积法沉积氧化物隔离衬层。然后例如使用RIE从多硅化物的顶部并从源极和漏极区可除去并过蚀刻隔离衬层。然后使用RTP和非氧化环境可完成隔离衬和钨基多硅化物结构的致密化，以便防止多硅化物氧化诱发的脱落。
附图的简要说明
图1是根据这里所透露的一个实施例的半导体衬底简化局部剖视图，具有在其上形成的电介质隔离区域。
图2是根据这里所透露的一个实施例的图1的半导体衬底简化局部剖视图，具有并在其上形成的存储器单元氧化物层。
图3是根据这里所透露的一个实施例的图2的半导体衬底简化局部剖视图，示出已从衬底的非存储器台面区除去的存储器单元氧化物和掺杂浮动栅多晶硅层；并还示出在衬底的非易失存储器台面区形成的存储器单元氧化物层，掺杂浮动栅多晶硅层。
图4是根据这里所透露的一个实施例的图3的半导体衬底简化局部剖视图，具有在其上形成的控制栅多晶硅层，硅化钨层，和防反射层。
图5A是根据这里所透露的一个实施例的图4的半导体衬底简化局部剖视图，在成模，蚀刻和源极/漏极重度掺杂后形成非易失存储器堆。
图5B是根据这里所透露的一个实施例的图5A的半导体衬底简化局部剖视图，在成模和蚀刻后形成非存储器控制栅堆。
图5C是根据这里所透露的一个实施例的图5B的半导体衬底简化局部剖视图，这是在成模，蚀刻并在非易失存储器堆和非存储器控制栅堆的侧面生长薄氧化物后的状态。
图5D是根据这里所透露的一个实施例的图5C的半导体衬底简化局部剖视图，这是在非存储器控制栅堆的源极/漏极轻度掺杂后的状态。
图6是根据这里所透露的一个实施例的图5的半导体衬底简化局部剖视图，这是在沉积隔离衬氧化物后的状态。
图7A是根据这里所透露的一个实施例的图6的半导体衬底简化局部剖视图，这是在隔离衬氧化物蚀刻及非氧化隔离衬致密化后的状态。
图7B是根据这里所透露的一个实施例的图7A的半导体衬底简化局部剖视图，这是在非存储器台面区的源极/漏极重度掺杂后的状态。
示例性实施例的说明
所透露的方法可用于制造采用多硅化物层、并在其制造期间采用随后的隔离衬致密化步骤的任何半导体器件。这种半导体器件的例子包括，但不限于，MOSFET器件，诸如存储器器件，微处理器，逻辑器件等等。存储器器件的例子包括，但不限于，ROM器件，DRAM器件，SRAM器件等等。非易失存储器器件具体的例子包括，但不限于，EPROM器件，EEPROM器件，一次性可编程(“OTP”)器件等等。使用所透露的方法，可使用在基本上无氧化类环境中进行的隔离衬致密化步，制造高产并可靠的MOSFET器件。
图1-7示出所透露的方法的一个示例性实施例，该方法可用于生产具有在衬底上嵌入的非易失存储器的MOSFET器件。至于这里的“衬底”可以是任何半导体衬底，包括但不限于诸如硅或GaAs半导体圆晶衬底。就此而言，衬底可以包括半导体圆晶片，或具有在圆晶片上形成的一个或多个工艺层的半导体圆晶片。虽然图1-7的工艺是参照在p-型衬底上形成MOSFET器件进行说明的，但业内专业人员应当理解，硅衬底100也可以是n-型衬底，且处理步骤(例如注入，掺杂剂类型等)可据此进行调节，以便在其上形成MOSFET器件。
图1示出在半导体器件101的p-型硅衬底100上形成的电介质隔离区域102。在一个实施例中，硅衬底100具有大约100的结晶方向，虽然方向值也是可能的。例如可使用传统的选择性局部硅氧化(“LOCOS”)工艺在衬底100上形成电介质区域102。就此来说，通过LOCOS工艺形成电介质隔离区域102可以这样实现，例如通过掩蔽硅衬底100的有效台面区104和106并氧化衬底100的暴露区102，以便在衬底100的表面和内部生长热氧化物102，其结果形成由有效台面区域104和106围绕的凹陷的二氧化硅电介质隔离区域102。如图1所示，电介质隔离区域102把有效非易失存储器台面区104与有效非存储器台面区106分开。就本透露最好应当理解，所透露的方法不限于特定的LOCOS工艺，并可以与特定的隔离区域特性无关地实现。而且，隔离区域102无需通过LOCOS工艺形成，而是可以通过腔体任何适当的隔离工艺形成。例如，可以采用业内专业人员所知道的浅沟道隔离(“STI”)工艺。
为了易于说明，示例性的有效台面区104表示为用于形成器件101的存储器部分，示例性的有效台面区106表示为用于形成器件101的非存储器部分。然而，业内专业人员就此透露最好应当理解，存储器部分和非存储器部分都不是必须要出现的，且所透露的方法的好处在制造包括只有存储器部分、只有非存储器部分等的任何MOSFET器件中可以认识到。还应当理解到，使用所透露的方法可以制造范围广泛的各种不同类型的MOS器件，包括但不限于CMOS器件，BiCMOS器件，NMOS器件，PMOS器件等等。对此，应当理解，具有相反沟道电导率类型控制栅结构可以出现在同一器件上，以实现CMOS晶体管逻辑。例如，为了在图1-7的示例性实施例的器件中实现CMOS，p-沟道晶体管(未示出)也可以出现在器件101上，并通过使用在p-型衬底100中n-井注入形成。应当理解，在某些实施例中在给定的器件上可能出现其它的结构，例如包含聚乙烯到聚乙烯电容器，聚乙烯到衬底电容器和电阻器的嵌入的模拟电路。而且应当理解，在其它实施例中，MOSFET控制栅结构可能出现在给定的器件上，以形成业内所知的各种其它功能，例如作为嵌入的模拟电容器电路等等。
如图2所示，存储器单元氧化物层108可通过对有效台面区104和106的硅热氧化形成。存储器单元氧化物层108可以是任何适当的厚度，然而在一个实施例中生长到从100到350埃的厚度，虽然其它厚度也是可能的。
再次参见图2，然后可以使用例如传统的热LPCVD方法沉积第一非晶形硅层，作为覆盖衬底100表面的覆盖层。虽然可以采用任何适当的沉积温度和层厚度，但在一个实施例中，大约500℃与550℃之间的沉积温度可用于形成厚度大约1500埃与大约2500埃之间非晶形硅层。然后，可使用磷或其它适当的掺杂剂对非晶形硅层掺杂。在一个示例性实施例中，对非晶形硅层可以使用任何适当的方法进行磷掺杂，例如离子注入或在POCI3浸渍，然后通过适当条件下的掺杂剂再分布和结晶煅烧以形成第一掺杂浮动栅多晶硅层110，例如在大约850℃到大约950℃之间的温度使用RTP，时间周期从大约10秒到大约20秒，在氮环境中。另外，浮动栅多晶硅层110可以直接作为多晶硅被沉积，例如，通过升高的温度下热解硅烷然后掺杂的那种传统的工艺，或者在另外替代的实施例中作为掺杂的多晶硅直接被沉积。
然后，可对浮动栅多晶硅层110制模，例如使用传统的光刻技术掩盖有效台面区104的非易失存储器部分。传统的反应离子蚀刻(“RIE”)或其它适当的去除方法可用来在没有光刻胶模式之处去除第一掺杂多晶硅层110，其结果是去除覆盖非存储器区域106的掺杂多晶硅层110，同时留下覆盖非易失存储器区域104的第一掺杂多晶硅层110的覆盖层。
在浮动栅多晶硅层110被制模蚀刻之后，例如可使用传统的热CVD方法沉积氧化物-氮化物-氧化物(“ONO”)互聚(inter-poly)氧化物层112，并可使用传统的技术对其制模。然后，可以使用传统的RIE或其它适当的去除方法，从非存储器有效台面区106去除ONO层112。当使用传统RIE方法时，在没有光刻胶模式之处ONO层112被去除。如图3所示，在从非存储器有效台面106去除之后，ONO层112保留在非易失存储器区域104中。虽然，以上是对于形成如图3所示结构描述示例性实施例的，但应当理解，可以采用适当的替代的方法。
然后，可以按U.S.Pat.No.6,190,793所述沉积薄栅氧化物层114，该文献在此结合以资对比。在一实施例中，可通过与有效非存储器台面区106的硅的氧化反应热生长栅氧化物114，其厚度有大约从80埃到大约130埃，但其它厚度也可。
然后可使用传统的热CVD或其它适当的方法，在半导体器件101的表面上覆盖沉积用于非存储器和非易失存储器部分的控制栅的第二非晶形硅层，并在一实施例中，可通过热CVD沉积达到厚度大约1500埃到大约2500埃，但其它厚度也可。在沉积之后，例如可以使用离子注入法，以磷或其它适当的掺杂剂对第二非晶形硅层掺杂。进行适当条件下的掺杂剂再分布和结晶煅烧，以形成掺杂的控制栅多晶硅层116，例如在氮环境中使用RTP在大约850℃到大约950℃之间的温度，时间周期从大约10秒到大约20秒。煅烧之后，对掺杂的控制栅多晶硅层116表面进行化学清洗，使用氢氟酸(HF)，标准的清洗剂1(“SC1”)(氢氧化铵，过氧化氢和水)以及标准清洗剂2(“SC2”)(盐酸，过氧化氢和水)。如同第一掺杂浮动栅多晶硅层110那样，第二掺杂的控制栅多晶硅层116可另外通过直接沉积多晶硅并然后掺杂形成，或可以作为掺杂的多晶硅直接沉积。
然后，使用任何适当的沉积方法可以在控制栅多晶硅层116的表面上沉积金属硅化物(例如硅化钨或其它难熔金属硅化物)层118。在一实施例中，硅化钨层118可在氩环境中以大约1500瓦特到大约2500瓦特的DC偏压被溅射淀积。虽然在一实施例中喷溅靶组成可具有从大约2.5到大约2.9硅原子对一个钨原子的原子比，但可采用任何的喷溅靶。硅化钨层118可沉积到任何适当的厚度，本实施例中是大约500埃到大约2000埃的厚度，以及另外为1500埃厚度，但其它厚度也可。进行结晶煅烧可使用RTP在氮环境中以峰值温度大约800℃到大约1100℃，另外从大约800℃到大约1000℃，并进而另外从大约950℃到大约1050℃，时间周期为大约30秒到大约50秒，但可采用任何其它适当的温度，时间或它们的组合。应当理解，金属硅化物层118的形成，可另外通过向控制栅多晶硅层116沉积难熔金属，然后在适当的温度下煅烧而形成金属硅化物。
然后，可使用例如PECVD反应器或其它适当方法覆盖沉积无机防反射层(“ARL”)120。防反射层120可包括厚度适于起到防反射功能层的任何无机材料，包括但不限于富氮氧化硅层，沉积到厚度大约200埃到大约400埃，另外从大约300埃到大约400埃，并进而另外从大约200埃到大约300埃，但其它材料和/或层厚也可。在一实施例中，对于防反射层120的光学常数，复指数折射值为大约2.50-0.50i到大约2.60-0.55i，但其它适当的光学常数值也可。图4示出沉积防反射层120后的半导体器件101。
然后，例如首先通过使用传统的I-线光刻法掩盖，然后通过使用通常称为“阵列蚀刻”的多步骤RIE法蚀刻非易失存储器部分的存储器堆，可以制成半导体器件101的非易失存储器部分。可以使用阵列蚀刻把ARL层120，金属硅化物层118，控制栅多晶硅层116，ONO层112及掺杂浮动栅多晶硅层110蚀刻为自校准的非易失存储器堆结构，这可使用业内专业人员所知的任何适当的蚀刻方法。例如，阵列蚀刻可以是单一自校准蚀刻，这是在对具体被蚀刻的材料调整或定向的单一工具中使用多步进行，或阵列蚀刻可另外使用对于一个或多个分开的被蚀刻的材料，在分开的工具或机械中进行的分开的蚀刻步骤来实现。在阵列蚀刻之后可进行电路定义的离子注入步骤和传统的硫酸/过氧化氢光刻胶去除步骤，以便形成重度掺杂的源极/漏极区域126。在所示的示例性实施例中，例如使用砷离子注入或以任何其它适当的N-型掺杂剂掺杂，可形成p-型衬底100的重度掺杂的N+源极/漏极区126。所得的非易失存储器堆的表示为覆盖图5A的有非易失存储器有效台面区104。至于所透露的方法的其它离子注入步骤，重度掺杂的源极/漏极区域126另外可以是P+掺杂区域，这可能是这里所述的一定掺杂方案需要的，例如CMOS，PMOS等。
在制成半导体器件101的非易失存储器部分之后，下一步可以制造半导体器件101非存储器部分。也可以使用I-线光刻方法掩盖非存储器部分，并使用通常称为“栅蚀刻”的多硅化物RIE方法蚀刻非存储器部分的控制栅。传统的氧灰和硫酸/过氧化氢光刻胶去除过程跟随栅蚀刻之后进行。非存储器控制栅堆的表示在图6中示出覆盖非存储器有效台面区106。
然后，例如在炉管中以氧化温度大约800℃到大约900℃，或在其它适当条件下，可生长薄氧化物层140以覆盖非易失存储器堆和非存储器控制栅多硅化物堆的侧壁。在一实施例中，薄氧化物层140可生长到大约50埃到大约100埃厚度，但其它厚度也可。如同5C所示，在这步骤期间基本上没有薄氧化物生长在防反射层120上。这步骤期间，保留在各有效台面区106和104表面的栅氧化物层114和108的厚度在薄氧化物层140生长期间基本上没有变化。在所示的示例性实施例中，在薄氧化物140的生长之后以光刻胶掩盖半导体器件101区，然后以N和/或P掺杂剂对半导体器件101暴露的表面掺杂，以提供所需的功能。例如，如同5D所示，例如使用注入磷等N-型掺杂剂离子注入，或以其它任何适当的N-型掺杂剂掺杂，可在p-型衬底100中形成非存储器有效台面区106的轻度掺杂的N-源极/漏极122。虽然没有示出，但应当理解，在CMOS器件实施例中，使用例如诸如二氟化硼这样的P-型掺杂剂的离子注入，通过在P-型衬底100的N-井区中形成的轻度掺杂的P-源极/漏极区域，可形成互补晶体管。也可以是采用具有P-井的n-型衬底的CMOS实施例，每一具有掺杂的源极/漏极区域以实现适当的功能。而且，至于CMOS器件制造，应当理解的是，N和P掺杂剂注入顺序的进行，可以N或P掺杂剂任何之一首先进行注入。
在形成轻度掺杂的源极/漏极122之后，如同6所示可在半导体器件101上形成隔离衬氧化物124。可通过任何适当的方法，例如在PECVD反应器中使用TEOS作为前体而氧作为氧化剂，形成隔离衬氧化物124。在一实施例中，隔离衬氧化物124可被沉积到大约1200埃到大约2000埃的厚度，另外是从大约1200埃到大约1600，并进而从大约1400埃单打大约1600埃，但除了这一范围隔离衬氧化物124也可形成其它任何适当的厚度。
在沉积了隔离衬氧化物124之后，可进行RIE覆盖层蚀刻或其它适当的去除方法，以便从非易失存储器有效台面区104和非存储器有效台面区106去除隔离衬氧化物，留下隔离衬氧化物侧面层132。在一实施例中，可使用标准氧化物蚀刻工具进行传统的CF4/CHF3氧化物蚀刻。本实施例中，当氧化物从有效区104和106去除时蚀刻结束，然后通过过蚀刻(例如大约25百分比的过蚀刻)，结果得到如图7A所示暴露的源极和漏极区122和126。在图7A中可见，还进行RIE覆盖层蚀刻以去除结果氧化物层124的材料，并选择地从非易失存储器堆和非存储器控制栅堆的上表面130去除ARL层120的材料，例如使所有或部分的层118暴露。就此来说，应当理解，层118的上表面由于层120的整个去除而可以完全暴露，或层120的所有部分可以保留(例如在隔离衬氧化物蚀刻后层120的厚度可以在大约0到基本上没有蚀刻的原来厚度范围)，且在非易失存储器堆和非存储器控制栅堆的上表面130上各处，层120任何保留的部分厚度可以有变化。
隔离衬的蚀刻之后，在非氧化环境中对隔离衬氧化物层132进行致密化，而没有对非易失存储器堆和非存储器控制栅堆的上表面130的封装。使用所透露的方法，可以在存在对其所需的条件下，任何适于实现隔离衬氧化物致密化的非氧化环境类或它们的组合中实现隔离衬致密化。在一实施例中，术语“致密化”可用来表述隔离衬氧化物侧层132在这样的条件下暴露，这些条件包括温度和时间，足以通过增加存在于沉积的氧化物中Si-O粘合剂的数量使隔离衬氧化物侧层132中的氧化物材料(例如，那种TEOS-沉积氧化物起初松散结合的分子结构)致密化。因为是在非氧化环境中进行致密化，在非存储器有效台面区106和非易失存储器有效台面区104暴露的表面中，基本上没有传统隔离衬致密化方法情形下的氧化物生长。
适用于隔离衬致密化的非氧化类的例子包括但不限于氮，氩，氦，氘及其组合(例如氮/氩混合物)等。可使用任何适当的方法，暴露隔离衬氧化物侧层132，提高足够致密化的温度，进行隔离衬氧化物致密化。在一实施例中，按以下条件进行隔离衬氧化物的致密化，即在氮环境中使用RTP，温度从大约850℃到大约1050℃，另外从大约900℃到大约1050℃，进而从大约850℃到大约950℃，并进而从大约900℃到大约950℃，时间周期从大约10秒到大约30秒，另外从大约15秒到大约30秒，但任何其它温度、时间或其组合也可采用。另外，可在标准的炉管非氧化环境中(例如氮，氩，氦，氘及其组合)进行致密化，或在另一实施例中，可以在修改的RTP在真空下进行。
隔离衬致密化之后，如图7B所示，可在非存储器有效台面区106形成重度掺杂源极/漏极区域142。在所示的示例性实施例中，例如使用砷离子注入或以任何其它适当的N-型掺杂剂掺杂，可形成重度掺杂的N+源极/漏极区142。至于所透露的方法其它离子注入标准，通过这里所述一定的掺杂方案，例如CMOS，PMOS等，按可能的需要重度掺杂源极/漏极区域142可另外是P+掺杂区域。因为隔离衬致密化期间在有效台面区106暴露的表面基本上没有氧化物生长，因而可有利地实现较大的控制过离子注入。
虽然以上描述了所透露的方法一个示例性实施例，使用了非氧化隔离衬致密化步骤制造嵌入的非易失存储器部分的CMOS器件，但就本透露的益处应当理解到，所透露的方法的益处可在制造任何具有一个或多个导电的多硅化物结构的半导体器件中实现，以及该方法可在一个或多个MOSFET隔离衬致密化步骤条件下进行，包括但不限于其它类型，即CMOS器件，BiCMOS器件，NMOS器件，PMOS器件等等。此外应当理解，制造步骤和数目和类型可以变化，并如以上示例性实施例所透露，可使用较少的，附加的，和/或可替代的工艺步骤(包括可选择的处理条件)，实现所透露的非氧化隔离衬致密化方法的益处。
于是，例如虽然已经图示并表述了具体的示例性实施例，但应当理解，MOSFET器件的源极/漏极区域122和/或126按需要可以是N掺杂的或P掺杂的，以实现半导体器件101所需的一种功能或多种功能。就此来说，在各栅结构中源极/漏极区域122和/或126可以使用不同于出现在衬底100中的杂质类型的杂质类型掺杂。例如使用所透露的方法P沟道和N沟道器件都可以制造，并因而源极/漏极区域122和/或126可以是P掺杂或N掺杂。另外，如同在CMOS制造中那样，P沟道和N沟道器件都可以出现在半导体器件100的同一半导体衬底100上。于是应当理解，所透露的工艺可用来制造任何MOSFET类型器件，其中多硅化物可被采用或出现在包括但不限于NMOS，PMOS，CMOS，BiMOS等等。
在一实施例中，可采用可选的附加热处理以便降低金属硅化物(例如硅化钨层)的薄膜电阻到所需的值，在一实施例中，降低到从大约6.5ohms/平方到9.0ohms/平方。例如，为此目的可采用RTP步骤的组合，包括用于诸如等离子体沉积绝缘氧化物层的致密化等其它目的所进行的RTP步骤。就本透露的益处来说，业内专业人员应当理解，应当对这些RTP步骤的顺序或组合进行管理，以避免形成使用干蚀刻法难以蚀刻的颗粒结构，结晶结构和/或stochiometry。进而应当理解，应当管理这些步骤的顺序或组合，以便减少磷从下层多晶硅向硅化钨层的迁移，这种迁移可能对控制栅的功能特性有负面影响。
在另一实施例中，钨多硅化物工艺可在现有的CMOS制造设备中按以下方式实现。可向现有的群集工具(例如，Applied MaterialsENDURA平台)添加PVD硅化钨腔体。这种腔体可使用单硅化钨靶，带有与用于沉积层所需的比率一致的特定的Si∶W比率，例如从大约2.51∶1到2.9∶1。这种靶的一个例子是使用粉末冶金并使用例如HotIso-Static Press(“HIP”热等静压)和热压方法制造的。在一示例性实施例中，这种靶是从HIP方法制造的，使达到100％标称密度，并在中心靶形内有一种结构，这是一般颗粒尺寸大约50微米的硅化钨晶体颗粒和硅颗粒的矩阵。应当理解，硅化钨腔体和硅化钨靶的以上描述只是示例性的，且所透露的方法可通过其它类型硅化钨沉积设备和/或方法采用，包括这里在别处所述的类型和方法。
于是，虽然本发明可适用于各种改型和替代的形式，而特定的实施例这里是以示例的方式展示和说明的。然而，应当理解，本发明不是要限制为所透露的特定形式。而是本发明将函盖属于如所附权利要求定义的本发明的精神和范围的改型、等价物和可选形式。此外，所透露的方法和结构的不同方面可按各种组合和/或独立地使用。这样，本发明不限于这里所示的那些组合，而是可包括其它组合。