具有双隧道结存储单元的存储器件 【技术领域】
该技术领域是用于储存数据的存储器件。特别是，该技术领域是具有带串联隧道结的存储单元的存储器件。
背景技术
在用户电子产品中采用存储器件，以便利用该产品存储数据如指令。由于非易失性存储器件不需要功率来保存数据，因此希望采用非易失性存储器件。因此，在电源耗尽或与存储器件断开时，存储在非易失性存储器件中的数据可以被保存。用户也喜欢小体积和低成本的产品，并且在设计存储器件时非易失性、高密度和低成本的需求是最初的驱动因素。还希望低功耗，因为可采用更小的电源，并且可减小用户电子产品的尺寸。
非易失性存储器件通常具有一次可编程(OTP)或可再编程存储单元。可再编程存储单元可在二元状态之间转换。一旦单元被编程，OTP存储单元的状态是永久的。OTP存储单元一般可分为熔丝、抗熔丝、电荷储存或掩模只读存储器(掩模ROM)之一。
熔丝存储单元通过施加穿过单元的大电压而编程，以便在编程期间该单元被“熔断”。通过在读取处理期间测量穿过该单元的电阻，可检测熔丝存储单元的二元状态。熔丝存储器件由于对熔丝存储单元编程需要大电流而不普及。大编程电流需要具有大驱动晶体管的高电压电源或供给泵电路。由于每个熔丝元件需要接触区域，因此熔丝存储单元还占据基片的大面积。这种大单元尺寸降低了阵列密度并增加了熔丝存储器件的尺寸。
熔丝存储单元通常包括隔离元件如二极管或晶体管，这进一步增加了单元尺寸。在熔丝存储单元中采用的隔离二极管和晶体管限制了电流能力，并且可受到给存储单元编程所需要地大写电流的损害。此外，隔离二极管和晶体管通常是有源硅基元件，非常容易形成在硅晶体基片上。这种类型的隔离元件排除了熔丝OTP阵列的多层的堆叠，降低了可能的阵列密度。其它的硅基隔离元件如微晶和非晶二极管和晶体管能堆叠，但是增加了制造的复杂性和成本。最后，熔丝存储单元的特征在于宽的击穿阈值分布。宽的击穿阈值分布意味着需要写电流的大变化以给单元编程。写电流通常必须增加以导致宽击穿阈值分布。
常规抗熔丝存储单元通常包括金属-绝缘体-金属叠置结构。常规抗熔丝存储单元通过穿过该单元施加大写电位而被编程。该写电位触发抗熔丝并减小穿过被编程的存储单元的电阻。常规抗熔丝存储单元具有与熔丝/晶体管单元相同的缺陷。例如，常规抗熔丝存储单元需要大写电位，并且可能需要有源硅基隔离元件。
普通的电荷储存器使EPROM。EPROM存储器利用Fowler-Nordheim隧道效应，以便将电荷从基片转移到存储单元中的浮置栅极。EPROM存储器需要大的写电压，并且EPROM的写速度受到隧道电流密度的限制。
掩模ROM存储器在制造时被编程，而不是在用户阶段(“场编程”)。因此，每批掩模ROM都是专用的。正如在大多制造工艺中那样，节省成本就要增加体积。因此，为了低成本制造掩模ROM，必须大量需求专用存储器。对于大规模处理的需求使掩模ROM对于很多应用太昂贵了。
因此需要具有能高密度排列的存储单元的低成本存储器件。还需要能高速处理并且不需要过量处理功率的存储器件。
概述
根据第一方案，一种存储器件包括双隧道结存储单元，该存储单元具有第一隧道结和与第一隧道结串联的第二隧道结。第一隧道结可从第一电阻状态改变到第二电阻状态。该存储单元是用于存储器件的数据存储元件，并且两个电阻状态代表存储单元的二元状态。第一和第二隧道结具有不同的抗熔丝特性，并且该存储单元能被编程，以便第一隧道结短路，而第二隧道结电阻保持基本不变。
根据第一方案，如果第一隧道结短路，第二隧道结为被编程存储单元提供隔离功能。因此，不需要有源硅基隔离二极管和/或晶体管来隔离存储器件中的存储单元。因此该存储器件可包括叠置的存储元件，因而增加了阵列密度。
还根据第一方案，隧道结存储单元比具有二极管和/或晶体管隔离元件的常规存储单元小。这个方案还增加了阵列密度。没有二极管和/或晶体管隔离元件还简化了存储器件的制造。
根据第二方案，被选择的存储单元可以通过给存储单元施加写电流而被编程。第一隧道结的电阻可以比第二隧道结的电阻高，因此在施加写电流时，穿过第一隧道结产生较高的电压。
根据第二方案，穿过第一隧道结的较高电压超过第一隧道结的击穿电压，并可用于给被选择单元编程。可通过减小第一隧道结的隧道面积来增加第一隧道结的电阻，这有利地减小了用于绝缘材料中的缺陷的可能面积。可能缺陷的减少降低了存储器件的电压/电流编程分布(击穿阈值分布)，这进而减少了存储器件所需要的功率。
根据本发明的第三方案，该双隧道结存储单元可通过施加超过第一隧道结的击穿电压的写电压而被编程。第一隧道结的击穿电压可以由第一隧道结中的绝缘体的厚度和形成该绝缘体的材料确定。
根据第三方案，可通过减小绝缘层的击穿电压来降低隧道结的编程电压。因此编程电压可以低于常规抗熔丝器件。低编程电压允许存储器件中的较小的、低功率写电路。
根据第四方案，可通过提供具有不均匀厚度的用于第一隧道结的绝缘体来降低第一隧道结的击穿阈值分布。不均匀厚度可通过在绝缘体中形成结构来实现，其中在写操作期间在该结构处产生隧道效应。
根据第四方案，该结构可以是在绝缘体中减少厚度的区域，这降低了第一隧道结的击穿电压。该结构还提供用于第一隧道结的相对小的隧道区域，这降低了存储器件的击穿阈值分布。
通过下面结合附图的详细说明使其它方案和优点更明显。
【附图说明】
下面将参照附图详细说明本发明，其中相同的标记表示相同的元件，其中：
图1是具有双隧道结存储单元的存储器阵列的示意透视图；
图2是包括图1中所示的存储器阵列和相关的读/写电路的存储器件的示意图；
图3A是图1中所示的部分存储器阵列的截面图；
图3B是图3A中所示的部分存储器阵列的顶部平面图；
图3C是图3A中所示的存储单元的实施例的正视图；
图4A是存储单元的另一实施例的透视图；
图4B是沿着线4B-4B截取的图4A中所示的存储单元的截面图；
图5A是绝缘体的实施例的平面图；
图5B是沿着图5A中的线5B-5B截取的截面图；
图6A是绝缘体的另一替换实施例的平面图；
图6B是沿着图6A中的线6B-6B截取的截面图；
图7是绝缘体的再一替换实施例的平面图；
图8是沿着图7中的线8-8截取的截面图；
图9-20表示图1中所示的存储器阵列的制造方法；和
图21-22表示图1中所示的存储器阵列的另一制造方法。
详细说明
下面通过优选实施例和附图介绍具有双隧道结存储单元的存储器件。
图1是具有双隧道结存储单元130的存储器阵列110的透视图。在存储器阵列100中，字线110在水平行延伸，位线120在垂直列延伸。字线110在存储单元130穿过位线120。每个存储单元130可储存“1”或“0”二元状态。在图1中，双隧道结存储单元130示意性地作为两个电阻元件示出。每个电阻元件对应存储单元130中的一个隧道结。
图2是包括如图1中所示的存储器阵列100和相关的读/写电路的存储器件10的示意图。存储器件10包括存储器阵列100、耦合到存储器阵列100的行1-6的行解码器300、耦合到存储器阵列100的列1-7的列解码器400、和在读取处理期间用于检测存储单元130的二元状态的读出放大器500。在图2中，示意性地示出了在42个存储单元130相交的6行字线110和7列位线120。实际上，可采用例如1024×1024个存储单元和更大的阵列。
行解码器300包括多个开关，用于在写操作期间给包含被选存储单元130的行选择地施加写电位Vw或写电流Iw，或者在读操作期间施加读电位Vr。同样，列解码器400可包括多个开关，用于在写操作期间将含有被选存储单元130的列耦合到地，或者在读操作期间将被选列耦合到读出放大器500。
为了编程，或者“写到”被选存储单元130中，行解码器300关闭在写电压Vw或写电流Iw和被选列中的行线110之间的开关，并且列解码器400关闭在地和被选列的位线120之间的开关。写电压Vw和写电流Iw之间的选择可取决于包含在存储器阵列100中的双隧道结存储单元130的类型。施加于被选存储单元130的写电压Vw或写电流Iw足以击穿或“熔断”被选存储单元130的第一隧道结，改变被选存储单元130的电阻。写电压Vw或写电流Iw不足以熔断存储单元130的第二隧道结。被编程存储单元130中的第二隧道结可以基本上保持其预写电阻，并用做用于被编程存储单元130的隔离元件。存储单元130和写操作的实施例将在下面详细讨论。
图3A是表示图1中所示存储器阵列100的部分实施例的截面图，包括存储单元130的实施例。图3B是表示一部分存储器阵列100的顶视平面图。图3C是图3A中所示的存储单元130的正视图。
参见图3A和3B，所示部分存储器阵列100包括位于字线110和位线120的交点处的多个存储单元130。位线120位于绝缘层128之上，而绝缘层128位于存储器阵列100的基片132之上。绝缘层128可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它非导电材料。基片132可以是例如半导体基片。基片132可包含电子电路，绝缘层128提供在电路和存储单元130之间的绝缘。或者，位线120可直接设置在基片132上。绝缘体125位于决压8之上和存储单元130之间。为了表示的目的，图3B中没有示出绝缘体125。绝缘体125可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它非导电材料。
参见图3C，存储单元130包括第一隧道结134和与第一隧道结134串联的第二隧道结136。第一隧道结134具有不同于第二隧道结136的抗熔丝特性。通过给存储单元130施加足以击穿或“熔断”第一隧道结134的写电流Iw，改变存储单元130的电阻状态，从而进行存储单元130的编程或写操作。结果或第二电阻状态可以是第一隧道结134的短路状态。第二隧道结136被设计成使得在Iw施加于存储单元130时写电流Iw不足以使第二隧道结136短路。因此在第一隧道结134被熔断之后，第二隧道结136用做存储单元130中的隔离功能，不再需要有源硅基隔离元件。第一和第二隧道结134、136的不同抗熔丝特性允许进行写操作，并在下面介绍。
第一隧道结134包括第一电极142、电介质144和第二电极146。第一隧道结134的隧道区是接触第一电极142的一部分电介质144。第二电极146将电介质144电耦合到字线110。或者，第二电极146可以省略，字线11O可以直接耦合到电介质144。电介质144可以由例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料制成。电介质144可具有例如5nm-50nm数量级的厚度。第一和第二电极142、146可以是任何导电材料，例如铝、铜、银、金、和其它导体。第一隧道结134还包括隔板139。在存储单元130的制造期间采用隔板139以减小接触第一电极142的电介质144的面积，由此减小第一隧道结134的隧道区。
第二隧道结136与第一隧道结134串联，形成双隧道结存储单元130。第二隧道结136与第一隧道结134共用第一电极142，并且还包括电介质148和第三电极150。电介质148可以由例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料等材料制成。电介质148可具有例如5-50nm数量级的厚度。第三电极150将电介质148电耦合到位线120。或者，电介质144可直接设置在位线120上，第三电极150可省略。
第一隧道结134被设计成在施加写电流Iw时在第二隧道结136之前被击穿。隧道结的击穿取决于几个因素，包括电极材料、电介质材料、电介质的制造技术、和电介质厚度。通常，穿过隧道结的电阻与隧道结的面积成反比。在图3A-3C所示的实施例中，产生隧道效应的隧道结134的面积是第二电极146的底部和第一电极142的顶部之间的电介质144的面积。在制造存储器阵列期间，通过在形成电介质144之前形成隔板139，这个面积被做得相对小。第二隧道结136的面积是接触第一和第三电极150的电介质148的面积，并且大于第一隧道结的隧道面积。如果电介质144、148的厚度和材料相同，第一隧道结134将具有比第二隧道结136的电阻R2高的电阻R1，这是因为第一隧道结134的隧道面积小。
隧道结的击穿电压取决于形成隧道结的电介质阻挡层的厚度和所用的材料。在存储单元130中，第一和第二隧道结134、136的击穿电压可近似相等。
可参考在施加写电流Iw时产生的电压解释写操作：
V1＝Iw·R1
V2＝Iw·R2
其中：V1是穿过第一隧道结134的电压；V2是穿过第二隧道结136的电压；R1是第一隧道结134的电阻；R2是第二隧道结136的电阻。
正如V1和V2的等式所示，由于第一隧道结134的电阻R1高于第二隧道结136的电阻R2，因此穿过第一隧道结134的电压V1也高于V2。当隧道结接收到高于其击穿电压的电位时，抗熔丝器件由于金属或其它导电元件通过电介质的扩散而被短路。这种扩散是由穿过抗熔丝的电压驱动的。相应地，流过第一隧道结134的电流Iw可导致超过第一隧道结的击穿电压的电压V1和不超过第二隧道结136的击穿电压的电压V2。第一隧道结134的击穿导致导电元件从第二电极146穿过电介质144扩散，由此使第一隧道结134短路。写电流Iw的方向还可以反向，以使导电元件从第一电极142穿过电介质144扩散。
在图3A-3C中所示的实施例中，第二隧道结136和第一隧道结134的面积比可以约为1.5∶1。如果用于形成电介质144的厚度和材料相同，电阻R1和R2的比也约为1.5∶1。因此，V1是V2的1.5倍或高于V2，V2可以足够低，以便在写操作期间在第二隧道结中没有产生显著变化。隧道结134、136之间的面积比可以增加，以便保证在在写操作期间在第二隧道结136改变之前击穿第一隧道结134。面积比还可以小于1.5∶1，这取决于采用存储单元130的应用。
虽然在图3A和3B中示出了相同的电介质厚度，但是为获得不同抗熔丝特性不需要这种构造。例如，电介质材料可具有较小的厚度和带有高击穿场的电介质材料(例如Al2O3具有约为2.7×10+7V/cm的击穿场)，或者较大厚度和带有低击穿场的电介质材料(例如SiO2具有约为1.6×10+6V/cm的击穿场，ZnS具有约为1.7×10+6V/cm的击穿场)。而且不要求隧道结的击穿电压相等。在上述实施例中，重要的设计因数是写电流Iw使第一隧道结134的电阻状态从第一状态改变到第二状态，同时第二隧道结136保持不短路。
图4A和4B表示具有串联排列的隧道结的双隧道结存储单元230的替换实施例。图4A是存储单元230的透视图，图4B是沿着图4A中的线4B-4B截取的截面图。存储单元230可用在图2中所示的存储器阵列100中。
存储单元230包括夹在字线110和位线120之间的第一隧道结234和第二隧道结236。第一隧道结234具有不均匀厚度的电介质244(以分解形式示出)，并具有不同于第二隧道结236的抗熔丝特性。第一隧道结234包括第一电极242、电介质244和第二电极246。第二隧道结236与第一隧道结234共用第一电极246，并且还包括电介质240(以分解形式示出的)和第三电极250。
如图4A和4B所示，电介质244具有不均匀厚度并包括一结构，或穿过电介质244延伸的凹槽248。第一隧道结234的隧道面积基本上等于凹槽248的底部面积。因此凹槽248降低了第一隧道结234的击穿电压。可以通过改变凹槽248下面的电介质244的厚度和通过改变电介质244的材料，很容易调整电介质244的击穿电压。
通过给存储单元230施加写电流Iw或写电位Vw而给存储单元230编程。凹槽248下面的电介质244的相对薄区域是在施加写电流Iw或写电位Vw时击穿第一隧道结234的位置，其中金属从电极242、246之一穿过凹槽248下面的电介质244扩散。凹槽248下面的相对小隧道区域提供局部扩散区，这导致存储单元230的小击穿阈值分布。小击穿阈值分布降低了电介质244中的缺陷引起第一隧道结234的击穿电压的可变性的可能性。因此可以降低用于给存储单元230编程的写电流Iw或写电压Vw。这个特点还减少了在写操作期间第二隧道结236无意中改变的可能性。
可以选择第二隧道结236的厚度和材料，以使第二隧道结236的电阻约等于第一隧道结234的电阻(在编程之前)。在这个实施例中，一旦第一隧道结234在写操作中短路，存储单元230的总电阻可减少约一半。
在涂、图4B中，第二和第三电极246、250是任选的，代替地，电介质材料可直接耦合到字线和位线。
图5A、5B、6A、6B、7和8表示适合用在存储单元230中的电介质材料的替换实施例。每个实施例具有不同的特征，以便提供降低的击穿电压和隧道面积。
图5A表示具有变为点的凹陷348的电介质344。如图5B所示，凹陷348提供在其最低点的相对小厚度和用于电介质344的小隧道面积。图6A和6B表示具有V形切口形状的凹陷448的电介质444。图7和8表示具有锥形切口形状的凹陷548的电介质544。这些结构都提供减小的击穿电压和小击穿阈值分布。图4-7中所示的结构248、348、448、548可通过例如印刷工艺形成在电介质中。
为了获得降低的击穿电压，不需要提供不均匀电介质材料，或减小电介质材料的表面面积。还可以例如通过采用减小厚度的电介质材料，或通过采用低击穿场的电介质材料，或通过组合材料和几何形状的变化来获得降低的击穿电压。存储单元的替换实施例(未示出)可包括具有相对薄厚度电介质的第一隧道结和具有较厚电介质的第二隧道结。这两种电介质材料可具有相同形状(例如平行六面体)并且可以由相同材料制成。第一隧道结234中的较薄电介质提供不同的抗熔丝特性(在本例中为低击穿电压)，当施加写电流或写电压Vw时，允许第一隧道结234在第二隧道结236之前被击穿。
根据上述实施例，为了隔离存储器阵列100中的存储单元，存储器件10不需要有源硅基隔离元件，如二极管或晶体管。因此存储器件10可包括堆叠的存储元件，这增加了阵列密度。隧道结可以做的相对小，这进一步增加了阵列100的可能阵列密度。此外，通过调整电介质厚度、材料和几何形状，很容易控制隧道结的击穿电压。因此可通过选择希望的隧道结特性来减小写电流Iw或写电压Vw。
上述实施例的另一优点是由第一隧道结中的电介质提供的小击穿阈值分布。由于电介质击穿电压的减小的可变性，可以控制用于给存储单元编程的写电压Vw或写电流Iw的分布(电压/电流编程分布)。这个方案降低了存储器件10所需要的功率，并减少了存储器件10中的未选择元件被写操作无意中改变的机会。
参见图2，为了给被选存储单元130进行写操作，写电流Iw施加于与被选存储单元130相交的字线110。通过闭合行解码器300中的开关以将被选字线110连接到Iw，可以施加写电流Iw。连接到被选字线110的行解码器300中的开关被打开。同时，列解码器400将与被选存储单元13相交的位线120连接到地。因此写电流Iw流过被选字线110，流过被选存储单元130和流过被选位线120并到地。到被选位线120的开关被打开。
参见图3C，选择写电流Iw，以便穿过电介质144产生足以击穿被选存储单元130中的第一隧道结134的电压V1，并穿过电介质148产生不足以击穿第二隧道结136的电压V2。电压V1驱动导电元件从第二电极146通过电介质144扩散，使第二电极146(和位线110)电连接到第一电极142。第二电极146耦合到第一电极142使存储单元130的电阻从第一状态改变到第二状态，这可以通过读操作来检测。第一隧道结134被击穿之后，抗熔丝作用可将穿过第一隧道结134的电阻减小到接近于零(即短路)。因此，写操作之后，穿过存储单元130的电阻接近于穿过第二隧道结136的电阻。
对于图4-8中所示的实施例的写操作与上述实施例的相同。图4-8中的实施例可通过施加写电流Iw或写电压Vw来编程。图2表示存储单元130的阵列100，然而，存储单元230如图4A和4B中所示的单元也可以用在存储器件10中。下面介绍用于给存储单元230编程的写操作。
参见图2和4B，通过给与被选存储单元230相交的字线110施加写电压Vw或写电流Iw，给被选存储单元230编程。还可以通过闭合行解码器300中的开关以将被选字线110连接到Vw或Iw来施加写电压Vw或写电流Iw。连接到被选字线110的行解码器300中的开关被打开。同时，列解码器400将与被选存储单元13相交的位线120连接到地。因此写电压Vw或写电流Iw施加于被选存储单元230。到其余位线120的开关被打开。
参见图4B，穿过被选存储单元的写电压Vw在作为V1的第一隧道结234和作为V2的第二隧道结之间分布，其中Vw＝V1+V2。写电压Vw可直接施加于被选存储单元230，或写电压Vw可能是施加于被选存储单元230的写电流Iw的结果。V1足以击穿被选存储单元230中的第一隧道结234，V2不足以击穿第二隧道结236。通过电流限制功能，即当第一隧道结234短路时第二隧道结236不经受显著的电流增加，可控制写电压Vw的施加。电压V2驱动导电元件从第二电极246通过电介质244扩散，使第二电极246(和位线110)电连接到第一电极242。第二电极246耦合到第一电极242改变了存储单元230的电阻，这可以通过读操作来检测。第一隧道结234被击穿之后，抗熔丝作用可将穿过第一隧道结234的电阻减小到接近于零(即短路)。
作为对上述写操作的替换，行解码器300和列解码器400可响应于检测流过被选存储单元的电流的反馈传感器(未示出)。该反馈传感器可指示被选存储单元的第一隧道结被击穿的时间，并在这个时候终止写操作，以便第二隧道结不被无意中击穿。
下面参照图2介绍用于存储器件10的读操作。存储器件10可有利地采用等电位读操作，如在授予Tran等人的美国专利US6259644中公开的，在这里引入其内容供参考。下面参照存储单元130简述等电位读操作，但是所述的操作适合于采用本说明书中所述的替换存储单元的存储器件10。
为了确定被选存储单元130的二元状态(即读操作)，给对应被选存储单元130的行的字线110施加读电位Vr，并且对应被选存储单元130的位线120通过列解码器400耦合到读出放大器500。可以给存储器阵列100中的所有其它位线120施加相等的电位。读出放大器500检测来自被选位线120的电流以确定被选存储单元130的二元状态。可通过耦合到来自读出放大器500的输出的处理装置(未示出)来检测该二元状态，读出放大器500的输出表示被选存储单元130的电阻状态。或者，读出放大器500可包括电路以确定该二元状态，并将该二元状态输出到处理装置。
在写操作之后，被选存储单元130的二元状态可作为被选存储单元130的电阻从高的第一值向低的第二值的变化来确定。例如，第一高电阻状态导致流过存储单元130的低电流，这可表示“0”的二元状态。第二低电阻状态(击穿之后，第一隧道结134)导致流过存储单元130的高电流，并且可表示“1”的二元状态。
写操作之后，存储单元130保持第二隧道结136处于未短路状态。因此，在给被选存储单元130编程之后存储器阵列100中没有短路。这个隔离功能允许给多个单元130编程，而不会有害地影响存储器阵列100中的读和写操作。
根据上述实施例，“1”或“0”的二元状态可以储存在存储单元中。写操作之前第一高电阻状态可对应存储单元的“0”二元状态，第二减少的电阻状态可对应“1”二元状态。然而，这个惯例是任意的，并且“0”的二元状态的分配可以被再分配到“1”，或者其他任何符号值。
下面参照图9-20介绍制成存储器阵列100的方法。
在图9-20中，具有“A”标记的图是沿着制造的存储器阵列的行的截面图，具有“B”标记的图是平面图。图9-20表示具有如图3A和3B所示的存储单元130的存储器阵列100的制造。
参见图9A和9B，制造工艺从提供基片132开始。基片132可以是例如半导体基片，如单晶硅晶片。
在基片132上形成绝缘层128。绝缘层128可以是例如二氧化硅，该二氧化硅可通过例如化学汽相淀积(CVD)、等离子体增强化学汽相淀积(PECVD)和其它淀积工艺淀积。用于绝缘层128的其它合适材料包括SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料。可通过例如淀积一层硅，然后氧化这层硅而形成二氧化硅。
然后在绝缘层128上形成第一导电层700。第一导电层将形成位线120。第一导电层700可以是例如银、金、铜、铝和其它金属。第一导电层700可以通过例如DC或RF溅射淀积工艺和其它淀积工艺形成。第一导电层700还可以是例如掺杂半导体层。
在第一导电层700上形成第二导电层702。第二导电层702可以是例如银、金、铜、铝和其它金属。第二导电层702可以通过例如DC或RF溅射淀积工艺和其它淀积工艺淀积。第二导电层702形成将第二隧道结136耦合到位线120的第三电极150，因此是任选的。
在第二导电层702上形成电介质层704。该电介质层704可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料。电介质层704可通过例如CVD、PECVD、或其它淀积工艺淀积，并且可具有0.5nm到50nm数量级的厚度。二氧化硅可通过淀积一层硅，然后氧化这层硅而形成。
在电介质层704上形成第三导电层706。第三导电层706可以是例如银、金、铜、铝和其它导体。第三导电层706可以通过例如DC或RF溅射淀积工艺和其它淀积工艺淀积。淀积层700、702、704和706之后，在被制造的存储器阵列上放置光刻胶掩模708。
参见图10A和10B，在刻蚀工艺中构图层700、702、704和706。然后通过灰化工艺去掉掩模708。
参见图11A和11B，采用光刻胶掩模712构图顶部的两层导电层和电介质层。行710的底部导电层没有被构图，留下位线120。构图步骤形成设置在位线120上的导体/电介质/导体支柱714。支柱714对应第二隧道结136。然后通过灰化工艺去掉光刻胶掩模712，如图12A和12B所示。
参见图13A和13B，在被制造的存储器阵列上形成绝缘体716。该绝缘体716可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料。绝缘体716可通过例如CVD、PECVD、或其它淀积工艺淀积。然后绝缘体716的表面可采用诸如化学机械抛光(CMP)等工艺进行平面化。
参见图14A和14B，光刻胶掩模718放置在绝缘体716上，并且字支柱714上面的绝缘体716的区域露出。然后刻蚀掉在支柱714上面的绝缘体716。
参见图15A和15B，通过灰化工艺去掉光刻胶掩模718。然后在该阵列上形成间隔层720。间隔层720可以是例如氮化硅。间隔层720可以通过例如CVD、PECVD、或其它淀积工艺淀积。
参见图16A和16B，间隔层720形成为隔板722。隔板722可通过例如各向异性刻蚀形成。隔板722在支柱714上留下相对小的暴露表面。
参见图17A和17B，在该阵列上形成电介质层724。电介质层724可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料。电介质层724可通过例如CVD、PECVD、或其它淀积工艺淀积。
在电介质层724上形成第四导电层726。第四导电层726可以是例如银、金、铜、铝和其它金属。第四导电层726可以通过例如DC或RF溅射淀积工艺和其它淀积工艺淀积。
参见图18A和18B，通过光刻/刻蚀工艺形成电极146。光刻胶掩模可以是图14B所示的掩模718。现在已经在支柱714上形成了第一隧道结。
参见图19A和19B，通过灰化工艺去掉光刻胶掩模718。然后在该阵列上形成第五导电层730。第五导电层730可以是例如银、金、铜、铝和其它金属。第四导电层726可以通过例如DC或RF溅射淀积工艺和其它淀积工艺淀积。第五导电层730还可以是例如掺杂半导体层。
参见图20A和20B，采用光刻/刻蚀工艺将第五导电层730构图成字线110。一部分完成存储器阵列示于图20A和20B中。在图20A和20B中，位线120可用绝缘体覆盖。为了表示位线120的位置，在图20B中省略了该绝缘体。
下面参照图9-14和21-22介绍用于制造具有图4-8中所示的替换存储单元的存储器阵列100的替换方法。
上述工艺一般适用于制造如图3A-3C所示的具有存储单元130的存储器阵列。如图4-7中所示的具有单元的存储器阵列100需要不同的制造方法。用于制造这种存储器阵列的方法一般对应图9-14中所示的方法。下面说明在图14A和14B中所示的步骤之后的替换方法的步骤。
参见图21A和21B，露出支柱714上的绝缘体716的区域之后，如图14A和14B所示，在该阵列上形成第二电介质层802。该电介质层802可以是例如SiOx、SiNx、SiOxNx、AlOx、TaOx、TiOx、AlNx、和其它电介质材料。二氧化硅可以通过例如淀积一层硅，然后氧化这层硅而形成。然后可采用使用与图14B中所示的掩模718相同的掩模的光刻/刻蚀工艺形成用于每个存储单元的单独的电介质层。
参见图22A和22B，电介质层844可对应图4-7中所示的任一电介质层244、344、444和544。可利用诸如印刷等工艺在电介质层244、344、444和544中形成结构248、348、448、548。
在形成电介质层244、344、444和544中的被选之一之后，在该阵列上淀积导电层(未示出)，电极246由该导电层构图在电介质层844上。然后可以在该阵列上形成字线110，如图19和20所示。或者，可以淀积单层以填充通路向下到电介质层844并形成字线110。为表示位线120的位置，在图22B中省去了绝缘体。
上述工艺制造了具有如图4A和4B中所示的存储单元230的存储器阵列。
在本说明书中，给存储器阵列中的“0”和“1”的写状态流入电流的惯例是任意的，并且可以被分配以适合存储器件10的任何所希望的应用。
在上述实施例中已经讨论了为了将存储单元的电阻从第一高状态改变到第二低状态而使第一隧道结短路的问题。还可以通过使导电元件穿过第一隧道结电介质部分地扩散而改变存储单元的电阻。这被称为“部分击穿”。隧道结的部分击穿减少了穿过隧道结的电阻而不使隧道结短路。导电元件穿过电介质的扩散明显减少了存储单元的电阻，并且可通过读操作检测电阻的变化。
在本说明书中，术语“行”和“列”不表示存储器阵列中的固定取向。此外，术语“行”和“列”不表示必须为垂直关系。
图2中所示的读出放大器500是用于检测存储器件10中的存储单元的二元状态的检测器件的一个例子。实际上，也可以采用其它检测器件，如互阻抗读出放大器、电荷注入读出放大器、差分读出放大器或数字差分读出放大器。
在图3中示出了用于检测存储单元230的二元状态的一个读出放大器500。实际上，大量检测器件可以耦合到存储器阵列上。例如，在存储器阵列中可包括用于每个位线的读出放大器，或者在存储器阵列中可包含用于每两个或更多个位线的读出放大器。
可以在各种广泛的应用中使用存储器阵列100。一个应用可以是具有存储模件的计算装置。存储模件可包括用于长期储存的一个或多个存储器阵列100。存储模件可用在诸如膝上型计算机、个人计算机和服务器等装置中。
前面已经参照示意实施例介绍了存储器件10，很多改型对于本领域技术人员来说是很明显的，并且本公开趋于覆盖其改型。