能容许可变电压的输入/输出电路 技术领域
本发明涉及一种能容许可变电压的输入/输出电路,特别涉及一种不会产生漏电流的能容许可变电压的输入/输出电路。
背景技术
由于先进集成电路制造技术不断极小化的结果,为保持集成电路稳定而可靠的电子电路操作特性,必须将单一芯片中的电源电压值(supply voltage)不断降低。这样不但耗电量减少,电路速度亦因而改善。当然有些类型产品受限于现有制造技术而仍需工作于较高电压范围,如此一来,会造成同一印刷电路板(Printed Circuit Board)上,不同的集成电路共用相同的数据总线(Data Bus),但却使用不同的电源电压值。若数据总线电压由高电源电压的集成电路产生且与低电源电压的集成电路电压值差异过大,会造成总线数据电压失真,且使集成电路耗电过大,因而无法正常地发挥功能或操作。
图1所示为一种已知的单一电压源的输入/输出电路,其包含PMOS晶体管M1、M3、M5与NMOS晶体管M2、M4、M6。其中M3、M4地栅极耦合至一输入控制信号PU;M5、M6的栅极耦合至另一输入控制信号PD;M2的漏极耦合至一输出电路(output circuit);M1其中的一P+区通过电极耦合至该输出电路,M1的另一P+区则通过电极耦合至电源电压VCC;M3、M5的源极亦耦合至电源电压VCC;M2、M4、M6的源极耦合至接地电压VSS;M3、M4的漏极耦合至M1的栅极;M5、M6的漏极耦合至M2的栅极。
以下分成两种情况讨论图1所示的已知的输入/输出电路中漏电流的问题:
(1)当输入/输出电路端(Input/Output circuit)的电压VI/O的逻辑高态(logichigh)的电压低于电源电压VCC(例如VI/O=3V,VCC=5V)且M1、M2均为不导通状态时,M1的N-Well的电压为VCC。由于输入/输出端的电压低于M1的N-Well的电压,因此M1的P+区与N-Well之间不会有正向二极管漏电流(forward diode leakage current)存在。
(2)当输入/输出电路端的电压VI/O的逻辑高态(logic high)的电压高于电源电压VCC(例如VI/O=5V,VCC=3V),且M1、M2均为不导通状态时,M1的N-Well的电压为VCC。这将会使得M1的P+区与N-Well之间有正向二极管漏电流存在,如图2所示。这漏电流现象会严重地影响M1的正常操作。
换言之,当图1所示的输入/输出电路端的电压VI/O的逻辑高态(logichigh)的电压高于电源电压VCC时,漏电流的问题无可避免。漏电流会进一步造成散热困难,尤其当数据总线数目庞大且数据电压与电源电压差异大时更为明显。
发明内容
有鉴于此,本发明的目的在于提供一种不会产生漏电流的能容许可变电压的输入/输出电路。
本发明的另一目的在于提供一种高可靠度的能容许可变电压的输入/输出电路。
为实现上述目的,本发明的能容许可变电压的输入/输出电路包含:一电源电压;一接地电压;一第一PMOS晶体管,该第一PMOS晶体管其中的一P+区通过电极耦合至该电源电压,另一P+区则通过电极耦合至一输出电路;一第二PMOS晶体管,该第二PMOS晶体管其中的一P+区通过电极耦合至该电源电压,另一P+区则通过电极耦合至该第一PMOS晶体管的栅极,且该第二PMOS晶体管的栅极耦合至一输入控制电路;一第三PMOS晶体管,其源极耦合至该高电源电压,且其栅极耦合至另一输入控制电路;一第一NMOS晶体管,其漏极耦合至该输出电路,其源极耦合至该接地电压,且其栅极耦合至该第三PMOS晶体管的漏极;一第二NMOS晶体管,其漏极耦合至该第一PMOS晶体管的栅极,其源极耦合至该接地电压,且其栅极耦合至第二PMOS晶体管的栅极;一第三NMOS晶体管,其漏极耦合至该第一NMOS晶体管的栅极,其源极耦合至该接地电压,且其栅极耦合至第三PMOS晶体管的栅极;
其特征为还包含一箝位电路,具有:
一第四PMOS晶体管,其栅极耦合至该第一PMOS晶体管的N-Well,该第四PMOS晶体管其中的一P+区通过电极耦合至该电源电压,另一P+区则通过电极耦合至该第一PMOS晶体管的N-Well;以及
一第五PMOS晶体管,其栅极耦合至该第一PMOS晶体管的N-Well,该第五PMOS晶体管其中的一P+区通过电极耦合至该第一PMOS晶体管的N-Well,另一P+区则通过电极耦合至该输出电路;
其中,原来通过电极耦合至该电源电压的该第二PMOS晶体管的P+区改成通过电极耦合至该第一PMOS晶体管的N-Well。
藉由本发明所提供的能容许可变电压的输入/输出电路设计,可确保总线数据电压不会因为与集成电路电压值差异过大而失真,同时克服集成电路因此而耗电过大,造成无法正常地发挥功能或操作的问题。
附图说明
图1为已知的输入/输出电路的电路图;
图2为PMOS晶体管的结构图;
图3为本发明的能容许可变电压的输入/输出电路的第一较佳实施例的电路图;
图4为本发明的能容许可变电压的输入/输出电路的第二较佳实施例的电路图。
具体实施方式
如图3所示,本发明的能容许可变电压的输入/输出电路的第一较佳实施例包含:电源电压VCC,接地电压VSS,第一PMOS晶体管M1,第二PMOS晶体管M3,第三PMOS晶体管M5,第四PMOS晶体管M7,第五PMOS晶体管M8,第一NMOS晶体管M2,第二NMOS晶体管M4,第三NMOS晶体管M6。
其中,M7与M8构成一箝位电路(clamping circuit)用以箝制M1的N-Well的电位;若电源电压VCC高于或等于输入/输出电路端的电压VI/O,则M1的N-Well的电位被箝制至电源电压VCC;若电源电压VCC低于输入/输出电路端的电压VI/O,则M1的N-Well的电位被箝制至输入/输出电路端的电压VI/O。
M1其中的一P+区通过电极耦合至输出电路,M1的另一P+区则通过电极耦合至电源电压VCC;M2的漏极耦合至输出电路,M2的源极耦合至接地电压VSS;M3其中的一P+区通过电极耦合至M1的N-Well;M3的另一P+区则通过电极耦合至M1的栅极,M3的栅极耦合至输入控制信号PU;M4的漏极耦合至M1的栅极,M4的源极耦合至接地电压VSS,M4的栅极耦合至输入控制信号PU;M5的源极耦合至电源电压VCC,M5的漏极耦合至M2的栅极,M5的栅极耦合至输入控制信号PD;M6的漏极耦合至M2的栅极,M6的源极耦合至接地电压VSS,M6的栅极耦合至输入控制信号PD;M7其中的一P+区通过电极耦合至电源电压VCC,M7的另一P+区则通过电极耦合至M1的N-Well,M7的栅极耦合至M1的N-Well;M8其中的一P+区通过电极耦合至输出电路,M8的另一P+区则通过电极耦合至M1的N-Well,M8的栅极耦合至M1的N-Well。
以下分成两种情况讨论图3所示的本发明的输入/输出电路中是否存在漏电流:
(1)当输入/输出电路端的电压VI/O的逻辑高态的电压低于电源电压VCC(例如VI/O=3V,VCC=5V),且M1、M2均为不导通状态时,由于箝位电路M7、M8的作用,节点N1的电压为VCC。这种情况下,M1的N-Well的电压被箝制至VCC,M1的漏极的电压为VI/O=3V,故M1的N-Well与漏极P+之间不会有正向二极管漏电流存在。此外,M3的源极电压亦被箝制至VCC,M3为导通状态,节点N3的电压因而被拉高至VCC,换言之,M1的栅极电压为VCC,M1的源极电压为VCC,M1的漏极电压为VI/O,故M1的通道切断漏电流(Channel Cut-OffLeakage Current)可忽略掉。
(2)当输入/输出电路端的电压VI/O的逻辑高态的电压高于电源电压VCC(例如VI/O=5V,VCC=3V),且M1、M2均为不导通状态时,由于箝位电路M7、M8的作用,节点N1的电压为VI/O,M1的N-Well的电压被箝制至VI/O,M1的漏极的电压亦为VI/O。由于M1的N-Well的电压不低于M1的源极与漏极的电压,因此M1的N-Well与P+之间不会有正向二极管漏电流存在。此外,M3的源极电压亦被箝制至VI/O,M3为导通状态,节点N3的电压因而被拉高至VI/O,换言之,M1的栅极电压为VI/O,M1的源极电压为VCC,M1的漏极电压为VI/O,故M1的通道切断漏电流可忽略掉。
根据以上分析,图3所示的本发明的输入/输出电路中,无论电压VI/O的逻辑高态(logic high)的电压高于或低于电源电压VCC,均不会发生漏电流的问题。
本发明除了藉由箝位电路而有效解决漏电流的问题,并可进一步藉由保护电路(protection circuit)以防止电路元件被破坏,藉而提供一种高可靠度的输入/输出电路,说明如下:
如图4所示,本发明的能容许可变电压的输入/输出电路的第二较佳实施例与第一较佳实施例相比较,增加了两个保持电路,第一保护电路由NMOS晶体管M9与PMOS晶体管M10所构成,用以限制M2的漏极的电位,使得M2的源极与漏极的电位差不会导致M2电压崩溃(Voltage Avalanche Breakdown)或造成热载子(Hot Carrier)可靠性问题。第二保护电路由NMOS晶体管M11构成,其用以限制M4的漏极的电位,使得M4的源极与漏极的电位差不会导致M4电压崩溃或造成热载子可靠性问题。
在发明说明中所提出的具体的实施例仅为了易于说明本发明的技术内容,而并非将本发明狭义地限制于该实施例,故在不超出本发明的精神及以下的权利要求的情况,可根据本发明所揭示的技术内容作种种变化实施。