半导体电路和半导体器件 [发明的详细说明]
[发明的技术领域]
本发明涉及半导体器件和采用它的半导体电路，例如，可适用于由场晶体管和双极晶体管组合而成的结构或电路。
[现有的技术]
图21是例示出用作显示器驱动器的倒相器的结构的电路图。PMOS晶体管Q1、Q3交叉耦合。晶体管Q1、Q3的漏极分别经NMOS晶体管Q2、Q4与接地线GND连接。电位Vdd(＞0)被施加于晶体管Q1、Q3的源极和背栅极。输入信号SI和由倒相器INV将输入信号SI的逻辑反转后的信号分别被施加于晶体管Q4、Q2的栅极。
因此，对应于输入信号SI采取逻辑“H”、“L”，对相互串联连接地晶体管Q3、Q4的漏极分别施加大致为0、Vdd的电位。即，晶体管Q1～Q4构成倒相器。而且由于晶体管Q1、Q3交叉耦合，所以晶体管Q3、Q4的漏极的电位对于输入信号SI中携带的噪声是稳定的。
如果在上述结构中将电位Vdd设定为100V以上，用具有数V的变化幅度的输入信号SI就能实现以100V以上的变化幅度进行输出的倒相器。但是，为将电位Vdd设定到如此高的电位，必须提高晶体管Q1、Q3的栅极的耐压性能。由于这一必要性，对晶体管Q1、Q3，可以采取称为场晶体管的将栅氧化膜加厚的，一般利用场绝缘膜作栅氧化膜的结构。
图22是示出对晶体管Q1、Q3两者皆可采用的场晶体管2 00的结构的剖面图。在P-型衬底1上形成N-型半导体层2，在两者之间有选择地插入N+型半导体层3。在半导体层3的上方(与衬底1相反的一侧)，在半导体层2的主表面上有选择地形成场绝缘膜8，P型半导体层51、52，N型半导体层4。半导体层51、52隔着场绝缘膜8互相相向，电极9隔着场绝缘膜8与半导体层51、52夹持的半导体层2的主表面相向。
在P型半导体层51、52和N型半导体层4的上表面分别形成P+型半导体层13、7和N+型半导体层6。在半导体层13上形成电极14，并形成与半导体层7连接的电极10。电极10也与半导体层6连接，并与作为场晶体管200的背栅极的半导体层2导通。
通过对电极9施加比半导体层2的电位低的电位，可以使与电极9相向的半导体层2的主表面的导电类型反转为P型。因此，通过对半导体层52施加比半导体层51的电位高的电位，即如用箭头33原理性地示出的那样，空穴从半导体层52经由半导体层2的主表面向半导体层51移动。即，场晶体管200具有作为PMOS晶体管的功能。而且由于夹在电极9与半导体层2的主表面之间的场绝缘膜8的厚度达到通常的栅绝缘膜的数十倍，所以能将栅极的耐压设定为与源-漏间的耐压大致相同的程度。
[发明所要解决的课题]
但是，场晶体管的以导通电阻与元件面积的乘积表示的有效导通电阻会因采用场绝缘膜作为栅绝缘膜而极为不良。因此，为实现要求大电流输出的显示器驱动器，通常的NMOS晶体管Q5、Q6也是需要的。
对晶体管Q5的漏极供给电位Vdd，使晶体管Q6的源极和背栅极与接地线GND连接。晶体管Q5的栅极与晶体管Q3、Q4的漏极连接在一起，输入信号SI被施加于晶体管Q6的栅极。晶体管Q5的源极和背栅极与晶体管Q6的漏极连接在一起，由这里提供输出S0。但是，由于晶体管Q5的栅极耐压不能够设计得像场晶体管那样高，所以保护二极管D成为必要。有关的技术例如在“60V Field NMOS and PMOStransistor for the multi-voltage system integration，用于多电压系统集成的60V场NMOS and PMOS晶体管”(Proceedings of 2001International Symposium on Power Semiconductor Devices & ICs，pp259-262)中进行了介绍。
本发明鉴于上述事宜，其目的是提供耐压高、且能输出大电流的半导体电路以及在该半导体电路中可以采用的半导体器件。
[解决课题的方法]
本发明中的第1方面是一种半导体电路，该半导体电路包括：具有源极、漏极、栅极的P型第1场晶体管；具有源极、漏极、栅极的P型第2场晶体管；具有源极、漏极、栅极的N型第1 MOS晶体管；具有源极、漏极、栅极的N型第2 MOS晶体管；以及具有集电极、基极、发射极的NPN型第1双极晶体管。并且比施加于上述第1 MOS晶体管的上述源极的电位和施加于上述第2 MOS晶体管的上述源极的电位的任何一个都高的电位被施加于上述第1场晶体管的上述源极、上述第2场晶体管的上述源极、上述第1双极晶体管的上述集电极，上述第1场晶体管的上述漏极和上述第1 MOS晶体管的上述漏极与上述第2场晶体管的上述栅极连接，上述第2场晶体管的上述漏极与上述第1场晶体管的上述栅极和上述第1双极晶体管的上述基极连接，在上述第2 MOS晶体管的上述漏极和上述第1双极晶体管的上述发射极连接在一起的连接点得到输出信号，互补的信号分别输入上述第1 MOS晶体管的上述栅极和上述第2 MOS晶体管的上述栅极。
本发明中的第2方面是第1方面所述的半导体电路，在该半导体电路中，上述第2场晶体管和第1双极晶体管构成绝缘栅型双极晶体管。
本发明中的第3方面是第2方面所述的半导体电路，在该半导体电路中，上述绝缘栅型双极晶体管包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧有选择地配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧、与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹持上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第2电极。
本发明中的第4方面是第1和第2的任何一方面所述的半导体电路，该半导体电路还包括连接在上述第1双极晶体管的上述基极与上述发射极之间的第1电阻。
本发明中的第5方面是第3方面所述的半导体电路，该半导体电路还具有与上述第5半导体层和上述第7半导体层接触的第3电极。
本发明中的第6方面是第5方面所述的半导体电路，该半导体电路还具有与上述第5半导体层接触的第4电极，上述第3电极在比上述第4电极离上述第7半导体层更远的位置与上述第5半导体层接触。
本发明中的第7方面是第1和第2的任何一方面所述的半导体电路，该半导体电路还包括具有源极、漏极、栅极的N型第3 MOS晶体管。而且，与施加于上述第2 MOS晶体管的上述栅极的信号有相同逻辑的信号被施加于上述第3 MOS晶体管的上述栅极，上述第3 MOS晶体管的上述源极与上述第2 MOS晶体管的上述源极连接，上述第3 MOS晶体管的上述漏极与上述第1场晶体管的上述栅极、上述第2场晶体管的上述漏极、上述第1双极晶体管的上述基极连接在一起。
本发明中的第8方面是第1和第2的任何一方面所述的半导体电路，该半导体电路还包括具有源极、漏极、栅极的N型第3场晶体管。而且，上述第3场晶体管的上述栅极与上述第1 MOS晶体管的上述漏极和上述第1场晶体管的上述漏极连接在一起，上述第3场晶体管的上述源极与上述第2 MOS晶体管的上述源极连接，上述第3场晶体管的上述漏极与上述第1场晶体管的上述栅极、上述第2场晶体管的上述漏极、上述第1双极晶体管的上述基极连接在一起。
本发明中的第9方面是一种半导体电路，该半导体电路包括：具有源极、漏极、栅极的P型第1场晶体管；具有源极、漏极、栅极的P型第2场晶体管；具有源极、漏极、栅极的N型第1 MOS晶体管；具有源极、漏极、栅极的N型第2 MOS晶体管；具有集电极、基极、发射极的NPN型第1双极晶体管；以及具有集电极、基极、发射极的PNP型第2双极晶体管。而且，比施加于上述第1 MOS晶体管的上述源极的电位和施加于上述第2 MOS晶体管的上述源极的电位的任何一个都高的电位被施加于上述第1场晶体管的上述源极、上述第2双极晶体管的上述发射极，上述第2场晶体管的上述源极与上述第2双极晶体管的上述发射极或上述第2双极晶体管的上述基极连接，上述第1场晶体管的上述漏极和上述第1 MOS晶体管的上述漏极与上述第2场晶体管的上述栅极连接，上述第2场晶体管的上述漏极与上述第1场晶体管的上述栅极、上述第1双极晶体管的上述基极、上述第2双极晶体管的上述集电极连接，上述第1双极晶体管的上述集电极、上述第2双极晶体管的上述基极相互连接在一起。
本发明中的第10方面是第9方面所述的半导体电路，在该半导体电路中，上述第2场晶体管的上述源极与上述第2双极晶体管的上述发射极连接，并且还具有连接在上述第2双极晶体管的上述基极与上述第2双极晶体管的上述发射极之间的第1电阻。
本发明中的第11方面是第9方面所述的半导体电路，该半导体电路还包括具有连接在上述第2双极晶体管的上述基极与上述发射极之间的第1和第2电流电极，以及与上述第1场晶体管的上述栅极连接的栅极的第3场晶体管。
本发明中的第12方面是第11方面所述的半导体电路，在该半导体电路中，上述第3场晶体管还具有与上述第1双极晶体管的上述集电极连接的背栅极。
本发明中的第13方面是第12方面所述的半导体电路，在该半导体电路中，上述第2场晶体管的上述源极与上述第2双极晶体管的上述发射极连接。
本发明中的第14方面是第12方面所述的半导体电路，在该半导体电路中，上述第2场晶体管的上述源极与上述第2双极晶体管的上述基极连接。
本发明中的第15方面是第9至第14方面的任何一方面所述的半导体电路，在该半导体电路中，上述第2场晶体管还具有与上述第2双极晶体管的上述基极连接的背栅极。
本发明中的第16方面是第9至第12方面的任何一方面所述的半导体电路，该半导体电路还包括连接在上述第1双极晶体管的上述基极与上述发射极之间的第2电阻。
本发明中的第17方面是第9和第10方面中的某一方面所述的半导体电路，在该半导体电路中，上述第2场晶体管、上述第1双极晶体管和上述第2双极晶体管的集成结构包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、经上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧有选择地配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧、与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹持上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层；在与上述第6半导体层相反的一侧，在上述第3半导体层上配置的、为上述第2导电类型的、比上述第3半导体层杂质浓度高的第8半导体层；在与上述第6半导体层相反的一侧，在上述第4半导体层上配置的、为上述第1导电类型的、比上述第4半导体层杂质浓度高的第9半导体层；以及将上述第8半导体层与上述第9半导体层隔离的第3场绝缘膜。
本发明中的第18方面是第13方面所述的半导体电路，在该半导体电路中，上述第2场晶体管、上述第3场晶体管、上述第1双极晶体管和上述第2双极晶体管的集成结构包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的一对第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述一对第1场绝缘膜的两方互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧有选择地配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹持上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层；为上述第2导电类型的、在上述主表面上有选择地配置的、隔着上述一对第1场绝缘膜中的一个与上述第2半导体层相向、隔着上述一对第1场绝缘膜中的另一个与上述第3半导体层相向的第8半导体层；隔着上述一对第1场绝缘膜中的一个与由上述第2半导体层和上述第8半导体层夹持的上述第1半导体层相向的第1电极；隔着上述一对第1场绝缘膜中的另一个与由上述第3半导体层和上述第8半导体层夹持的上述第1半导体层相向的、与上述第7半导体层电连接的第2电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第3电极。
本发明中的第19方面是一种半导体电路，该半导体电路包括：具有源极、漏极、栅极的P型第1场晶体管；具有源极、漏极、栅极的P型第2场晶体管；具有源极、漏极、栅极的N型第1 MOS晶体管；具有源极、漏极、栅极的N型第2 MOS晶体管；以及具有集电极、基极、发射极的PNP型第1双极晶体管。而且，比施加于上述第1 MOS晶体管的上述源极的电位和施加于上述第2 MOS晶体管的上述源极的电位的任何一个都高的电位被施加于上述第1场晶体管的上述源极、上述第2场晶体管的上述源极和上述第1双极晶体管的上述发射极，上述第1场晶体管的上述漏极和上述第1 MOS晶体管的上述漏极与上述第2场晶体管的上述栅极连接，上述第2场晶体管的上述漏极与上述第1场晶体管的上述栅极和上述第1双极晶体管的上述集电极连接，上述第2场晶体管的上述源极与上述第1双极晶体管的上述基极连接。
本发明中的第20方面是第19方面所述的半导体电路，在该半导体电路中，上述第2场晶体管还具有与上述第1双极晶体管的上述基极连接的背栅极，该半导体电路还包含具有与上述第1双极晶体管的上述发射极连接的源极、与上述第1双极晶体管的上述集电极连接的漏极、与上述第1双极晶体管的上述基极连接的背栅极的P型第3场晶体管。
本发明中的第21方面是第20方面所述的半导体电路，在该半导体电路中，上述第1双极晶体管、上述第2场晶体管和上述第3场晶体管的集成结构包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1和第2场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；为上述第2导电类型的、在上述主表面上有选择地配置的、隔着上述第2场绝缘膜与上述第2半导体层相向的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；隔着上述第2场绝缘膜与由上述第2半导体层和上述第5半导体层夹持的上述第1半导体层相向的、与第1电极连接的第2电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第3电极。
本发明中的第22方面是第14方面所述的半导体电路，在该半导体电路中，上述第2场晶体管、上述第3场晶体管、上述第2双极晶体管的集成结构包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地、并且依序配置的第1至第3场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；任何一层都是上述第2导电类型、在上述主表面上有选择地配置的、隔着上述第3场绝缘膜互相相向的第5半导体层和第6半导体层；与上述第6半导体层相邻地，在与上述第5半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第7半导体层；在与上述主表面相反的一侧，与上述第2至第7半导体层的任何一个层都相向的上述第1导电类型的第8半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；隔着上述第3场绝缘膜与由上述第5半导体层和上述第6半导体层夹持的上述第1半导体层相向的、与上述第2半导体层电连接的第2电极；以及与上述第3半导体层、上述第4半导体层、上述第6半导体层、上述第7半导体层电连接在一起的第3电极。
本发明中的第23方面是第22方面所述的半导体电路，在该半导体电路中，上述第2场晶体管、上述第3场晶体管、上述第1双极晶体管和上述第2双极晶体管的集成结构进而包括：上述第1至上述第8半导体层；上述第1至第3场绝缘膜；上述第1至第3电极；在上述第1场绝缘膜与上述第2场绝缘膜之间、在与上述第8半导体层相反的一侧，在上述第2半导体层上配置的第4场绝缘膜；以及在上述第4场绝缘膜与上述第2场绝缘膜之间、在上述第2半导体层上配置的第1导电类型的第9半导体层。
本发明中的第24方面是一种半导体器件，该半导体器件包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧有选择地配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第2电极。
本发明中的第25方面是第24方面所述的半导体器件，该半导体器件还包含在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜，以及在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹持上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层。
本发明中的第26方面是第25方面所述的半导体器件，该半导体器件还包含与上述第5半导体层和上述第7半导体层的任何一个层都接触的第3电极。
本发明中的第27方面是第26方面所述的半导体器件，在该半导体器件中，上述第3电极在离开上述第2场绝缘膜的位置与上述第7半导体层接触。
本发明中的第28方面是第26方面所述的半导体器件，该半导体器件还包含与上述第5半导体层连接的第4电极，上述第3电极在比上述第4电极离上述第7半导体层远的位置与上述第5半导体层接触。
本发明中的第29方面是一种半导体器件，该半导体器件包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧有选择地配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹持上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层；在与上述第6半导体层相反的一侧，在上述第3半导体层上配置的、为上述第2导电类型的、比上述第3半导体层杂质浓度高的第8半导体层；在与上述第6半导体层相反的一侧，在上述第4半导体层上配置的、为上述第1导电类型的、比上述第4半导体层杂质浓度高的第9半导体层；以及将上述第8半导体层与上述第9半导体层隔离的第3场绝缘膜。
本发明中的第30方面是一种半导体器件，该半导体器件包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的一对第1场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述一对第1场绝缘膜的两方互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；在上述第2半导体层的、与上述第1半导体层相反的一侧配置的上述第1导电类型的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的第2场绝缘膜；在与上述第6半导体层相反的一侧，在上述第2半导体层上配置的、与上述第5半导体层一起夹着上述第2场绝缘膜的、为上述第2导电类型的、比上述第2半导体层杂质浓度高的第7半导体层；为上述第2导电类型的、在上述主表面上有选择地配置的、隔着上述一对第1场绝缘膜中的一个与上述第2半导体层相向、隔着上述一对第1场绝缘膜中的另一个与上述第3半导体层相向的第8半导体层；隔着上述一对第1场绝缘膜中的一个与由上述第2半导体层和上述第8半导体层夹持的上述第1半导体层相向的第1电极；隔着上述一对第1场绝缘膜中的另一个与由上述第3半导体层和上述第8半导体层夹持的上述第1半导体层相向、与上述第7半导体层电连接的第2电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第3电极。
本发明中的第31方面是一种半导体器件，该半导体器件包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地配置的第1和第2场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的、隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；为上述第2导电类型的、在上述主表面上有选择地配置的、隔着上述第2场绝缘膜与上述第2半导体层相向的第5半导体层；在与上述主表面相反的一侧，与上述第2至第4半导体层的任何一个层都相向的上述第1导电类型的第6半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；隔着上述第2场绝缘膜与由上述第2半导体层和上述第5半导体层夹持的上述第1半导体层相向的、与上述第1电极连接的第2电极；以及与上述第3半导体层和上述第4半导体层这两个层电连接的第3电极。
本发明中的第32方面是一种半导体器件，该半导体器件包括：具有主表面的第1导电类型的第1半导体层；在上述主表面上有选择地、并且依序配置的第1至第3场绝缘膜；任何一层都是与上述第1导电类型相反的第2导电类型、在上述主表面上有选择地配置的，隔着上述第1场绝缘膜互相相向的第2半导体层和第3半导体层；与上述第3半导体层相邻地，在与上述第2半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第4半导体层；任何一层都是上述第2导电类型、在上述主表面上有选择地配置的、隔着上述第3场绝缘膜互相相向的第5半导体层和第6半导体层；与上述第6半导体层相邻地，在与上述第5半导体层相反的一侧，在上述主表面上有选择地配置的上述第1导电类型的第7半导体层；在与上述主表面相反的一侧，与上述第2至第7半导体层的任何一个层都相向的上述第1导电类型的第8半导体层；隔着上述第1场绝缘膜与由上述第2半导体层和上述第3半导体层夹持的上述第1半导体层相向的第1电极；隔着上述第3场绝缘膜与由上述第5半导体层和上述第6半导体层夹持的上述第1半导体层相向的、与上述第2半导体层电连接的第2电极；以及与上述第3半导体层、上述第4半导体层、上述第6半导体层、上述第7半导体层电连接在一起的第3电极。
本发明中的第33方面是第32方面所述的半导体器件，该半导体器件还包括在上述第1场绝缘膜与上述第2场绝缘膜之间、在与上述第8半导体层相反的一侧、在上述第2半导体层上配置的第4场绝缘膜，以及在上述第4场绝缘膜与上述第2场绝缘膜之间、在上述第2半导体层上配置的第1导电类型的第9半导体层。
[附图的简单说明]
图1是例示本发明实施例1的半导体电路的结构的电路图。
图2是例示本发明实施例1的半导体器件的结构的剖面图。
图3是例示本发明实施例1的半导体器件的结构的剖面图。
图4是例示本发明实施例2的半导体电路的结构的电路图。
图5是例示本发明实施例2的半导体器件的结构的剖面图。
图6是例示本发明实施例2的另一半导体器件的结构的剖面图。
图7是例示本发明实施例2的又一半导体器件的结构的剖面图。
图8是例示本发明实施例3的半导体电路的结构的电路图。
图9是例示本发明实施例4的半导体电路的结构的电路图。
图10是例示本发明实施例5的半导体电路的结构的电路图。
图11是例示本发明实施例5的半导体器件的结构的剖面图。
图12是例示本发明实施例6的半导体电路的结构的电路图。
图13是例示本发明实施例6的另一半导体电路的结构的电路图。
图14是例示本发明实施例6的半导体器件的结构的剖面图。
图15是例示本发明实施例7的半导体电路的结构的电路图。
图16是例示本发明实施例7的半导体器件的结构的剖面图。
图17是例示本发明实施例7的另一半导体电路的结构的电路图。
图18是例示本发明实施例8的半导体电路的结构的电路图。
图19是例示本发明实施例8的半导体器件的结构的剖面图。
图20是例示本发明实施例8的另一半导体器件的结构的剖面图。
图21是例示现有技术的半导体电路的结构的电路图。
图22是例示现有技术的半导体器件的结构的剖面图。
[发明的实施例]
实施例1.
图1是例示出本发明的实施例1的半导体电路的结构的电路图。该半导体电路例如可以应用于显示器驱动器。输入信号SI是采用2值逻辑“H”、“L”的变化幅度为数V左右的信号，例如可采用TTL电平。输出S0是采用2值逻辑“H”、“L”的变化幅度为Vdd左右的信号，例如，电位Vdd可以设定为100～300V左右。
PMOS晶体管Q1、Q11是场晶体管，NMOS晶体管Q2、Q4是通常的MOS晶体管。但是，在本发明中，“MOS晶体管”也包括对栅绝缘膜采用氧化物以外的场绝缘膜的情形。
对晶体管Q1、Q11各自的源极和背栅极，以及NPN晶体管Q12的集电极都施加电位Vdd。晶体管Q2、Q4两者的源极都与接地线GND连接，施加0电位。晶体管Q1、Q2的漏极与晶体管Q11的栅极连接。晶体管Q11的漏极与晶体管Q1的栅极和晶体管Q12的基极连接。晶体管Q4的漏极和背栅极与晶体管Q12的发射极连接在一起，在该连接点得到输出S0。输入信号SI被施加于晶体管Q4的栅极，由倒相器INV得到的输入信号SI的反转信号被施加于晶体管Q2的栅极。
与现有技术一样，晶体管Q1、Q11交叉耦合。但是，与现有的技术不同，晶体管Q1的栅极和晶体管Q11的漏极不直接与晶体管Q4的漏极连接，而是与晶体管Q12的基极连接。
因此，在本发明中，与由晶体管Q1～Q4构成的倒相器相比，当设晶体管Q12的电流放大系数为β，并设晶体管Q3、Q11的电流驱动能力相等时，能够使输出S0的电流大致为β倍。因此，没有必要另外设置NMOS晶体管Q5、Q6，因而也没有必要设置保护二极管D。
晶体管Q11、Q12合在一起可以实现绝缘栅型双极晶体管(以下称“IGBT”)101。而且，在这种场合，纵然使晶体管Q11的尺寸与晶体管Q3的大致相同，由于电导率调制，载流子也增至γ倍，因此，以晶体管Q11、Q12来实现IGBT101能够得到更大电流的输出S0。下面首先对与IGBT101类似的半导体器件100的结构进行说明，然后再说明IGBT101的结构。
图2是例示本发明实施例1的半导体器件100的结构的剖面图。在导电类型为P-型的衬底1上，形成例如作为阱的导电类型为N-型的半导体层2。在半导体层2的主表面上，有选择地形成场绝缘膜80、81。在半导体层2的主表面上再有选择地形成半导体层51、52，它们之中的无论那一个的导电类型都是P型。半导体层51、51隔着场绝缘膜81互相相向。
在半导体层2的主表面上还有选择地形成导电类型为N型的半导体层4。半导体层4与半导体层52相邻地，在半导体层51的相反的一侧，在半导体层2的主表面上形成。半导体层4、51、52被在剖面上成对出现的场绝缘膜80夹持。但是，这些场绝缘膜80在未出现于剖面的位置处相互连接，从平面上看也可以围住半导体层4、51、52。
在与半导体层2相反的一侧，分别在半导体层51上形成导电类型为N+型的半导体层1 2，在半导体层52上形成导电类型为P+型的半导体层7，在半导体层4上形成导电类型为N+型的半导体层6。
在与半导体层2的主表面相反的一侧，形成与半导体层4、51、52的任何一个层都相向的导电类型为N+型的半导体层3。半导体层3例如设置在衬底1与半导体层2之间，在将半导体层2看作阱时，它可被看作该阱的掩埋层。
电极9隔着场绝缘膜81与半导体层51、52夹持的半导体层2相向。在半导体层12上形成电极11。另外，形成电极10，使其与半导体层6、7双方接触。
对电极9施加比半导体层2的电位低的电位能够使与电极9相向的半导体层2的导电类型反转为P型。因此，通过经电极10、11对半导体层52施加比半导体层51的电位高的电位，即如用箭头33原理性地示出的那样，空穴从半导体层52经由半导体层2向半导体层51移动。
另外，由于经电极10、11对半导体层12施加了比半导体层2的电位低的电位，所以能够从半导体层12向半导体层51注入电子。由于上述载流子的移动，在半导体层51中就产生了电导率调制，多数电子如用箭头32原理性地示出的那样，经由半导体层2、3注入半导体层4。借助于上述工作，电流从电极10流向电极11。因此，半导体器件100具有作为IGBT的功能。而且由于夹在电极9与半导体层2的主表面之间的场绝缘膜81的厚度达到通常的栅绝缘膜的数十倍，所以能将栅极耐压设定为与源-漏间的耐压大致相同的程度。
将GBT100变形可以实现IGBT101。图3是例示出IGBT101的结构的剖面图。在与半导体层2、3相反的一侧，在半导体层51上形成场绝缘膜82。另外，在与半导体层2、3相反的一侧，并且以与半导体层12一起夹持场绝缘膜82的方式，在半导体层51上形成导电类型为P+型的半导体层13。然后，电极14与半导体层13连接。
将其与图1所示的IGBT101相比较，晶体管Q11以半导体层51作为漏极，半导体层52作为源极，半导体层2、3、4作为背栅极，电极9作为栅极而构成。晶体管Q12以半导体层12作为发射极，半导体层51作为基极，半导体层2、3作为集电极而构成。
电极9、10、11、14对于IGBT101而言分别具有作为栅极电极、发射极电极和集电极电极，以及作为晶体管Q12的基极电极的功能。以下为简单计，对电极14也用IGBT的基极电极14来表示。
IGBT101采用了以半导体层12置换用图22说明的场晶体管200的P+型半导体层13的一部分，并增添了场绝缘膜82的结构。因此，可以避免制造工艺的大量改变，而且也未大幅度地扩大元件的面积。另外，IGBT101的电极9、10、11、14中的任何一个都可以设置在主表面侧。
通过将按以上方式构成的IGBT101的电极9、10、11、14分别与图1的晶体管Q2的漏极、晶体管Q1的源极、晶体管Q4的漏极、晶体管Q1的栅极连接，可以构成图1的半导体电路。
实施例2.
图4是例示出本发明的实施例2的半导体电路的结构的电路图，它对在实施例1中用图1例示的电路图增添了电阻15。该半导体电路例如也可应用于显示器驱动器。
电阻15具有与晶体管Q11的漏极和晶体管Q12的基极连接在一起的一端，以及与晶体管Q12的发射极(即IGBT101的集电极)和晶体管Q4的漏极连接在一起的另一端。
在该半导体电路中，晶体管Q12的基极经电阻15与晶体管Q4的漏极连接。因此，可以避免当输入信号SI的逻辑为“H”，晶体管Q2、Q11关断，晶体管Q1、Q4导通时，晶体管Q12的基极处于浮置状态。因此，能够抑制晶体管Q12的耐压性能下降。据此，在将晶体管Q11、Q12合在一起实现IGBT101的场合，能够抑制IGBT101的耐压性能下降。
另外，在将晶体管Q11、Q12合在一起实现IGBT101的场合，借助于在电阻15上产生的电压，限制了由半导体层12、51形成的pn结的正向偏压。这产生了使IGBT101的关断动作高速化，减少开关时的能量损耗的效果。
电阻15可以如图4所示，设置在IGBT101的外部。若就图3而言，可以设置在电极11、14之间。例如，它可以通过对衬底1设置多晶硅来实现。但是，利用构成IGBT的半导体层的扩散电阻也能够在IGBT的内部得到电阻。
图5是例示IGBT102的结构的剖面图，未图示的构成要素与IGBT101的相同。在IGBT102中，取代16BT101的电极11、14，设置了兼用这两者的、与半导体层12、13的任何一个层都接触的基极电极14a。在半导体层12、13之间存在由半导体层51引起的扩散电阻15a，它与图4的电阻15有相同的功能。
图6是例示IGBT103的结构的剖面图，未图示的构成要素与IGBT101的相同。在IGBT103中，也取代IGBT101的电极11、14，设置了兼用这两者的、与半导体层12、13的任何一个层都接触的电极14b。电极14b在离开场绝缘膜82的位置与半导体层13接触。据此，在同半导体层13接触的位置处的电极14b与同半导体层12接触的位置处的电极14b之间，存在并联连接的由半导体层51引起的扩散电阻15d和由半导体层13引起的扩散电阻15b，此并联电阻与图4的电阻15有相同的功能。但是，由于半导体层13的导电类型为P+型，半导体层51的导电类型为P型，所以与扩散电阻15d相比，扩散电阻15b起主导作用。
图7是例示IGBT104的结构的剖面图，未图示的构成要素与IGBT101的相同。在IGBT104中，取代IGBT101的电极14、11，设置了与半导体层12、13的任何一个层都接触的电极14c和与半导体层12接触的电极11c。电极14c在比电极11c离半导体层13远的位置与半导体层12接触。据此，在同半导体层13接触的位置处的电极14c与同半导体层12接触的位置处的电极14c之间，存在由半导体层12引起的扩散电阻15c。而且，在同半导体层13接触的位置处的电极14c与电极11c之间，以及在同半导体层12接触的位置处的电极14c与电极11c之间分别存在由半导体层51引起的扩散电阻15e和由半导体层51引起的扩散电阻15f。据此，扩散电阻15c、15e、15f的合成电阻与图4的电阻15有相同的功能。但是，由于半导体层12的导电类型为N+型，半导体层51的导电类型为P型，所以与扩散电阻15e、15f相比，扩散电阻15c起主导作用。
实施例3.
图8是例示出本发明的实施例3的半导体电路的结构的电路图，它对在实施例1中用图1例示的电路图增添了NMOS晶体管Q7。该半导体电路例如也可以应用于显示器驱动器。
晶体管Q7的漏极与晶体管Q1的栅极、晶体管Q11的漏极、晶体管Q12的基极连接在一起，晶体管Q7的源极和背栅极，与晶体管Q4的源极相同，与接地线GND连接，对晶体管Q7的栅极，与晶体管Q4的栅极相同，施加输入信号SI。
在输入信号SI为“H”，晶体管Q11关断时，由于晶体管Q4、Q7两者都导通，所以对晶体管Q12的基极和发射极的任何一个都施加大致为0的电位。因此能够抑制晶体管Q12的耐压性能下降。另外，在将晶体管Q11、Q12合在一起实现IGBT101的场合，由半导体层12和半导体层51形成的pn结的电压大致为0。这产生了使IGBT101的关断动作高速化，减少开关时的能量损耗的效果。
在输入信号SI为“L”，晶体管Q11导通时，由于晶体管Q4、Q7两者都关断，所以晶体管Q12的发射极与基极之间的连接断开，不对IGBT101的导通电阻产生不良影响。因此，不使图8所示的电路的有效导通电阻变得不良。
实施例4.
图9是例示出本发明的实施例4的半导体电路的结构的电路图，它对在实施例1中用图1例示的电路图增添了NMOS晶体管Q8。该半导体电路例如也可应用于显示器驱动器。
晶体管Q8的漏极与晶体管Q1的栅极、晶体管Q11的漏极、晶体管Q12的基极连接在一起，晶体管Q8的源极和背栅极，与晶体管Q4的源极相同，与接地线GND连接，晶体管Q8的栅极与晶体管Q1、Q2各自的漏极连接在一起。
由于晶体管Q8的通/断在与实施例3所示的晶体管Q7的通/断相同的条件下发生，所以可以得到与实施例3相同的效果。但是，由于对晶体管Q8的栅极往往施加大致为Vdd的电位，所以对晶体管Q8采用场晶体管。
实施例5.
图10是例示出本发明的实施例5的半导体电路的结构的电路图，它对在实施例2中用图4例示的电路图增添了电阻7和PNP晶体管Q13，晶体管Q11的背栅极和源极的连接也发生了改变。该半导体电路例如也可应用于显示器驱动器。
在实施例2中与晶体管Q12的集电极连接在一起的晶体管Q11的源极和背栅极，分别与本实施例中的晶体管Q13的发射极和基极连接。对晶体管Q13的发射极施加电位Vdd。晶体管Q13的集电极与晶体管Q11的漏极、晶体管Q12的基极、晶体管Q1的栅极以及电阻15的一端连接在一起。而且，电阻17插在晶体管Q13的基极与发射极之间。其他的连接与实施例2的相同。
在本实施例中，当输入信号SI为“L”时，晶体管Q11、Q12导通。由在电阻17上流过的电流引起的电压降在晶体管Q13的基极-发射极之间施加正向偏压。据此，产生了由晶体管Q12、Q13引起的晶闸管动作。因而，能够不影响MOS型晶体管Q11的特性而大致依照施加了正向偏压的二极管的电流特性得到大的电流作为输出S0。
另外，电阻17与电阻15对晶体管Q12所起的作用相同，起抑制晶体管Q13的耐压下降、减少开关损耗的作用。
晶体管Q11、Q12、Q13合在一起可以实现IGBT105。图11是例示出IGBT105的结构的剖面图。与图3所示的IGBT101的结构相比，呈半导体层7、6被场绝缘膜83所隔离的结构，并且电极10和电极16分别与它们相连接，这一点是特征性方面的区别。
图10所示的各晶体管与图11所示的各半导体层的对应关系如下。晶体管Q11以半导体层51作为漏极、半导体层52作为源极、半导体层2、3、4作为背栅极，电极9作为栅极而构成。晶体管Q12以半导体层12作为发射极(对IGBT105而言为集电极)、半导体层51作为基极、半导体层2、3、4作为集电极(对IGBT105而言为发射极)而构成。晶体管Q13以半导体层52作为发射极(对IGBT105而言也为发射极)、半导体层2、3、4作为基极、半导体层51作为集电极而构成。电极9、10、11、14分别具有作为IGBT105的栅极电极、发射极电极、集电极电极、基极电极的功能。另外，电极16具有作为电极的功能。
电极16与具有作为晶体管Q11的背栅极、晶体管Q12的集电极和晶体管Q13的基极的功能的半导体层2、3、4相连接，电极10不直接与半导体层6连接。电阻15连接在电极11、14之间，电阻17连接在电极10、16之间。
当因晶体管Q12的导通动作使电子从作为该发射极的半导体层12流入作为集电极的半导体层4时，电阻17上的电压降在半导体层4、52之间施加正向偏压。由此，晶体管Q13进行导通动作，发生上述的晶闸管动作。
实施例6.
图12是例示出本发明的实施例6的半导体电路的结构的电路图，采用了对在实施例5中用图10例示的电路图以PMOS晶体管Q14置换电阻17的结构。该半导体电路例如也可应用于显示器驱动器。
晶体管Q14的源极和背栅极与晶体管Q13的发射极、晶体管Q11的源极连接在一起，并对其施加电位Vdd。晶体管Q14的漏极与晶体管Q13的基极、晶体管Q11的背栅极、晶体管Q12的集电极连接在一起。晶体管Q14的栅极与晶体管Q11的漏极、晶体管Q13的集电极、晶体管Q12的基极连接在一起。
由于晶体管Q14的通/断与晶体管Q11的通/断相对应，所以与采用电阻17的实施例5相比，具有晶闸管动作易于启动的优点。
晶体管Q14，与在实施例4中用图9示出的晶体管Q8一样，采用了场晶体管。在本实施例中，也与实施例5一样可以采用IGBT105。另外，也可以用实施例3、4所示的晶体管Q7、Q8置换电阻15。
由于晶体管Q14被连接在晶体管Q13的基极-发射极之间，所以有二极管内建电压左右的耐压就足够了，因而即使晶体管Q14被连接成正向偏置方向，耐压也不会不足。因此，也可以将晶体管Q14的源极和背栅极两者皆与晶体管Q13的基极连接，将晶体管Q14的漏极与晶体管Q13的发射极连接。图13是示出对图12所示的半导体电路如上述那样，对晶体管Q14变换连接方式的半导体电路的结构的电路图。为方便计，在图13的结构中，将晶体管Q14记为晶体管Q17。而且，晶体管Q11、Q12、Q13、Q17合在一起可以实现半导体器件109。而且，在半导体器件109中，能够将晶体管Q11、Q17的背栅极共用作晶体管Q13的基极、晶体管Q12的集电极。
图14是例示出半导体器件109的结构的剖面图。在实施例1中用图3说明的IGBT101中存在场绝缘膜81和电极9的位置处，设置相互隔离的一对场绝缘膜81a、81b，并且在它们的上面分别设置电极91、92。然后，在场绝缘膜81a、81b之间的半导体层2的主表面上设置P型半导体层54，在半导体层54的与半导体层2相反的一侧，设置P+型半导体层74，在半导体74上设置电极24。电极92经电极14与半导体层13连接。
图13所示的各晶体管与图14所示的各半导体层的对应关系如下。晶体管Q11以半导体层51作为漏极，半导体层54作为源极，半导体层2、3、4作为背栅极，电极91作为栅极而构成。晶体管Q17以半导体层54作为漏极，半导体层52作为源极，半导体层2、3、4作为背栅极，电极92作为栅极而构成。晶体管Q13以半导体层51作为集电极，半导体层2、3、4作为基极，半导体层54作为发射极而构成。晶体管Q12以半导体层12作为发射极，半导体层51作为基极，半导体层2、3、4作为集电极而构成。
对电极24提供电位Vdd，晶体管Q1、Q2的漏极与电极91连接，晶体管Q1的栅极与电极14连接，晶体管Q4的漏极与电极11连接。电阻15连接在电极11与电极14之间。电极10的作用是使晶体管Q17的源极与背栅极同电位，它不必引出到半导体器件109的外部。
实施例7.
图15是例示出本发明的实施例7的半导体电路的结构的电路图，采用了对在实施例1中用图1例示的电路图设置PNP晶体管Q15以代替晶体管Q12，并增添电阻18的结构。该半导体电路例如也可应用于显示器驱动器。
晶体管Q11的漏极与晶体管Q15的集电极相连接，它们还一起与晶体管Q4漏极、晶体管Q1的栅极相连接。晶体管Q11的源极和背栅极与晶体管Q15的基极连接，它们又与电阻18的一端连接。对电阻18的另一端施加电位Vdd。其他连接与实施例1的相同。
输入信号SI为“H”时，晶体管Q4导通，晶体管Q11关断。因此，输出信号S0大致为接地线GND的电位0。这时，在电阻18上流过的电流小，通过将电阻18的值设定得较小，可以减小这里的电压降。
输入信号SI为“L”时，晶体管Q4关断，晶体管Q11导通。因此，由在电阻18上流过的电流引起的电压降使晶体管Q15导通，输出信号S0大体上升至电位Vdd。然后，与实施例1所示的晶体管Q12一样，晶体管Q15也能提供大的电流作为输出S0。
晶体管Q11、Q15合在一起可以实现半导体器件106。图16是例示出半导体器件106的结构的剖面图。
在导电类型为P-型的衬底1上，例如作为阱形成导电类型为N-型的半导体层2。在半导体层2的主表面上有选择地形成场绝缘膜85、86，使其并排在剖面上成对地出现于绝缘膜80之间。在半导体层2的主表面上，有选择地形成导电类型皆为P型的半导体层51、52、53和导电类型为N型的半导体层4。半导体层51、52隔着场绝缘膜85互相相向，半导体层51、53隔着场绝缘膜86互相相向。半导体层4与半导体层52相邻地，在与半导体层51相反的一侧，在半导体层2的主表面上形成。半导体层4、52被场绝缘膜80、85夹持，半导体层53被场绝缘膜86、80夹持。
在与主表面相反的一侧，与半导体层4、51、52、53的任何一个层都相向地形成导电类型为N+型的半导体层3。半导体层3例如设置在衬底1与半导体层2之间，在将半导体层2看作阱时，它可被看作该阱的掩埋层。
在与半导体层2相反的一侧，分别在半导体层51上形成导电类型为P+型的半导体层13，在半导体层52上形成导电类型为P+型的半导体层7，在半导体层53上形成导电类型为P+型的半导体层71，在半导体层4上形成导电类型为N+型的半导体层6。
电极91隔着场绝缘膜85与半导体层2的主表面的由半导体层51、52夹持的区域相向，电极92隔着场绝缘膜86与半导体层2的主表面的由半导体层51、53夹持的区域相向。在半导体层13、71上分别形成电极14和电极19。另外，形成电极10，使其与半导体层6、7两方接触。
图15所示的各晶体管与图16所示的各半导体层的对应关系如下。晶体管Q11以半导体层51作为漏极，半导体层52作为源极，半导体层2、3、4作为背栅极，电极91作为栅极而构成。晶体管Q15以半导体层53作为发射极，半导体层2、3、4作为基极，半导体层51作为集电极而构成。电阻18连接在电极10与电极19之间。箭头31原理性地示出在晶体管Q15中移动的空穴。
用图16所示的结构还实现了在图15的电路中未出现的晶体管。图17是示出图16所示结构的、比图15更为准确的等效电路的电路图。这里，存在以电极92作为栅极，半导体层53作为源极，半导体层51作为漏极，半导体层2、3、4作为背栅极的P型场晶体管Q16。但是，电极91、92在半导体器件106中例如作为一体而形成，因而相互连接。在晶体管Q16中，在电极92的下方空穴沿箭头33所示的方向移动。这是与箭头31所示的晶体管Q15的空穴的移动方向相同的方向，因此，晶体管Q16是所希望的在表观上起增大晶体管Q15的电流放大系数hFE的作用。
半导体器件106采用了对用图22作为现有技术而说明的场晶体管200增添场绝缘膜86，电极19、92，半导体层53、71的结构。因此，可以避免大量改变制造工艺，而且也未大幅度地扩大元件的面积。另外，可以将半导体器件106的电极91、92，电极10，电极14，电极19都设置在主表面侧。
可以用在实施例6中用图12所示的P型场晶体管Q14置换电阻18。这时，与采用电阻18的场合相比，具有晶闸管动作易于启动的优点。
实施例8.
图18是例示出本发明的实施例8的半导体电路的结构的电路图。它例如可以应用于显示器驱动器。图18所示的半导体电路具有用半导体电路108置换相当于在实施例3中用图8说明的半导体电路的IGBT101的部分的结构。半导体电路108具有将半导体电路109的晶体管Q11的源极与晶体管Q13的发射极连接改为与晶体管Q11的背栅极连接的结构。
对NMOS型场晶体管Q1的源极和背栅极，PNP晶体管Q15的发射极，PMOS型场晶体管Q17的漏极的任何一个皆被施加电位Vdd。在NMOS晶体管Q2、Q4、Q7的任何一个中，皆是源极和背栅极与接地线GNI连接，被施加电位0。晶体管Q1、Q2的漏极与PMOS型场晶体管Q11的栅极连接。晶体管Q11的漏极与晶体管Q1的栅极、晶体管Q17的栅极、NPN晶体管Q12的基极、晶体管Q15的集电极、晶体管Q7的漏极连接。晶体管Q11、Q17各自的源极和背栅极皆与晶体管Q15的基极和晶体管Q12的集电极连接在一起。
晶体管Q4的漏极与晶体管Q12的发射极连接在一起，在该连接点得到输出S0。输入信号SI也被施加于晶体管Q4、Q7两者的栅极，由倒向器INV得到的输入信号SI的反转信号被施加于晶体管Q2的栅极。
晶体管Q11、Q12构成IGBT101，而晶体管Q12、Q15构成晶闸管。然后，晶体管Q15的基极-发射极间借助于晶体管Q17发生导通/非导通，晶体管Q12的基极-发射极间借助于晶体管Q4、Q7发生导通/非导通。另外，晶体管Q11进行触发该晶闸管而使之打开的导通。
更具体地说，若输入信号SI的逻辑为“H”，晶体管Q2、Q11关断，晶体管Q1、Q4、Q7、Q17导通。这时，该晶闸管关断。然后，晶体管Q15的基极-发射极间以及晶体管Q12的基极-发射极间分别独立地导通。于是，可高速地进行关断，减少开关损耗。
另一方面，若输入信号SI的逻辑为“L”，晶体管Q2、Q11导通，晶体管Q1、Q4、Q7、Q17关断。这时，该晶闸管导通。然后，插在晶体管Q15的基极-发射极间以及插在晶体管Q12的基极-发射极间的晶体管Q1、Q4、Q7、Q17的任何一个都关断。这些晶体管不妨碍该晶闸管的导通。
还有，也可以用在实施例4中用图9示出的晶体管Q8置换晶体管Q7，也可以用在实施例5中用图10，在实施例6中用图12、图13示出的电阻15来置换晶体管Q7。
如在实施例1中所述，晶体管Q11、Q12可以合在一起作为IGBT101而形成。但是，在本实施例中，也可以将晶体管Q11、Q15、Q17合在一起实现半导体器件107。图19是例示半导体器件107的结构的剖面图。在半导体器件107中，在导电类型为P-型的衬底1上，例如作为阱形成导电类型为N-型的半导体层2。在半导体层2的主表面上设置场绝缘膜88、89以对形成晶体管的区域进行划分。在图19所示的剖面上，他们在左右两端各出现一个。但是，这些场绝缘膜88、89在未出现于剖面的位置处相互连接，从平面上看也可以围住下面将述及的半导体层4、51a、51b、52a、52b。
在用场绝缘膜88、89划分的半导体层2的主表面上，依序排列并有选择地形成场绝缘膜8a、8c、8b。然后，在半导体层2的主表面上，在场绝缘膜88、8a之间，从距场绝缘膜8a近的位置起依序形成导电类型为P型的半导体层52a、导电类型为N型的半导体层4a。另外，在半导体层2的主表面上，在场绝缘膜89、8b之间，从距场绝缘膜8b近的位置起依序形成导电类型为P型的半导体层52b、导电类型为N型的半导体层4b。在半导体层2的主表面上，在场绝缘膜8a、8c之间，形成导电类型为P型的半导体层51a。另外，在半导体层2的主表面上，在场绝缘膜8b、8c之间，形成导电类型为P型的半导体层51b。因此，半导体层51a、52a隔着场绝缘膜8a互相相向，半导体层51b、52b隔着场绝缘膜8b互相相向，半导体层51a、51b隔着场绝缘膜8c互相相向。
在与主表面相反的一侧，与半导体层4a、4b、51a、51b、52a、52b的任何一个层都相向地形成导电类型为N+型的半导体层3。半导体层3例如设置在衬底1与半导体层2之间，在将半导体层2看作阱时，它可被看作该阱的掩埋层。
在与半导体层2、3相反的一侧，在半导体层51a上形成导电类型为P+型的半导体层13a，在半导体层51b上形成导电类型为P+型的半导体层13b，在半导体层52a上形成导电类型为P+型的半导体层7a，在半导体层52b上形成导电类型为P+型的半导体层7b，在半导体层4a上形成导电类型为N+型的半导体层6a，在半导体层4b上形成导电类型为N+型的半导体层6b。
电极9a隔着场绝缘膜8a与半导体层2的由半导体层51a、52a夹持的区域相向，电极9b隔着场绝缘膜8b与半导体层2的由半导体层51b、52b夹持的区域相向。
晶体管Q11的栅极，背栅极，漏极和源极分别由电极9a，半导体层2、3、4a、4b，半导体层51a和半导体层52a形成。晶体管Q17的栅极，背栅极，漏极和源极分别由电极9b，半导体层2、3、4a、4b，半导体层51b和半导体层52b形成。晶体管Q15的基极，集电极和发射极分别由半导体层2、3、4a、4b，半导体层51a和半导体层51b形成。电极10a被设置成与半导体层6a、7a的任何一个层都接触，电极10b被设置成与半导体层6b、7b的任何一个层都接触，电极21a被设置成与半导体层13a接触，电极21b被设置成与半导体层13b接触。电极10a、10b虽相互连接，但没有必要引出至半导体器件107的外部。电极9b、21a相互连接，在图18所示的电路中它们与晶体管Q1的栅极连接。另外，在图18所示的电路中对电极21b施加电位Vdd。
箭头33、34两者皆原理性地表示输入信号SI的逻辑为“L”时的空穴的移动。由于对电极21b施加电位Vdd(＞0)，晶体管Q11、Q17分别导通和关断，所以在晶体管Q15中，如箭头34所示，空穴从半导体层51b向半导体层51a移动。另一方面，在晶体管Q11中，如箭头33所示，空穴从半导体层52a向半导体层51a移动。由于这样的空穴移动，晶体管Q15的集电极电流增大。由于晶体管Q4、Q7关断，所以由晶体管Q12、Q15构成的晶闸管导通。
一般情况下进行的设计是，对晶体管Q17的背栅极施加电位Vdd。但是，如果设计成将晶体管Q17的背栅极与晶体管Q15的基极连接的半导体电路，则能使具有作为晶体管Q15的基极的功能的半导体层3有作为晶体管Q17的背栅极的功能。而且，据此能够在半导体层3上形成晶体管Q11、Q15、Q17，减小半导体器件107的尺寸。并且由于晶体管Q17连接在晶体管Q15的基极-发射极之间，所以有二极管内建电压左右的耐压就足够了，因而即使晶体管Q17连接成正向偏置方向，耐压也不会不足。
将晶体管Q11、Q12、Q15、Q17合在一起可以实现半导体器件108。图20是例示半导体器件108的结构的剖面图。图20所示的结构可以通过对图19所示的结构作如下改变得到。即，在场绝缘膜8a、8c之间设置场绝缘膜8d；仅在场绝缘膜8a、8d之间配置半导体层13a和电极21a；在半导体层51a的与半导体层2、3相反的一侧，在场绝缘膜8c、8d之间设置N+型半导体层12a；在半导体层12a上设置电极23。
半导体层12a，半导体层51a，半导体层2、3、4a、4b分别具有作为晶体管Q12的发射极、基极、集电极的功能。因此，电极23在图18中与晶体管Q4的漏极连接。
由于半导体层2、3、4a、4b不仅有作为晶体管Q11、Q17的背栅极和晶体管Q15的基极的功能，而且还有作为晶体管Q12的集电极的功能，所以可以得到从平面上看面积小的半导体器件108。
[发明的效果]
根据本发明中的第1方面的半导体电路，借助于第1双极晶体管的电流放大，可以得到大电流作为输出信号。而且，无需新设置附带保护二极管的NMOS晶体管。
根据本发明中的第2方面的半导体电路，由于发生了由电导率调制引起的载流子增加，所以能够得到更大的电流作输出信号。
根据本发明中的第3方面的半导体电路，第1和第2电极分别具有作为绝缘栅型双极晶体管的栅极电极和发射极电极的功能。另外，第5半导体层和第7半导体层分别具有作为绝缘栅型双极晶体管的集电极和基极的功能。因此，不仅是栅极电极和发射极电极，而且集电极电极和基极电极也可以设置在主表面侧。
根据本发明中的第4方面的半导体电路，在第1 MOS晶体管和第2场晶体管关断，第1场晶体管和第2 MOS晶体管导通的场合，可以避免第1双极晶体管的基极处于浮置状态。因此，可以抑制第1双极晶体管的耐压性能下降。
特别是在由第2场晶体管和第1双极晶体管构成绝缘栅型双极晶体管的场合，可以抑制该绝缘栅型双极晶体管的耐压性能下降，另外，还使该绝缘栅型双极晶体管的关断动作高速化，减少了开关时的能量损耗。
根据本发明中的第5方面的半导体电路，在第5半导体层与第7半导体层之间产生的、在第2半导体层中的扩散电阻具有作为连接在第1双极晶体管的基极与发射极之间的电阻的功能。因此，在第1 MOS晶体管和第2场晶体管关断，第1场晶体管和第2 MOS晶体管导通的场合，可以避免第1双极晶体管的基极处于浮置状态。因此，可以抑制第1双极晶体管的耐压性能下降。另外，由于由第5半导体层和第2半导体层形成的pn结的正向偏压受到限制，所以使绝缘栅型双极晶体管的关断动作高速化，减少了开关时的能量损耗。
根据本发明中的第6方面的半导体电路，第3和第4电极分别具有作为绝缘栅型双极晶体管的基极电极和集电极电极的功能。
根据本发明中的第7方面的半导体电路，在第2场晶体管关断时第3 MOS晶体管导通。因此，可以减小第1双极晶体管的发射极与基极之间的电压，抑制其耐压性能下降。
特别是由第2场晶体管和第1双极晶体管构成绝缘栅型双极晶体管的场合，因为由第5半导体层和第2半导体层形成的pn结的电压大致为0，所以使该绝缘栅型双极晶体管的关断动作高速化，减少了开关时的能量损耗。另外，由于在第2场晶体管导通时第3 MOS晶体管关断，所以第1双极晶体管的发射极与基极之间断开，不对该绝缘栅型双极晶体管的导通电阻产生不良影响。
根据本发明中的第8方面的半导体电路，第2场晶体管关断时第3场晶体管导通。因此，可以减小第1双极晶体管的发射极与基极之间的电位差，抑制其耐压性能下降。
特别是由第2场晶体管和第1双极晶体管构成绝缘栅型双极晶体管的场合，因为由第5半导体层和第2半导体层形成的pn结的电压大致为0，所以使该绝缘栅型双极晶体管的关断动作高速化，减少了开关时的能量损耗。另外，由于在第2场晶体管导通时第3场晶体管关断，所以第1双极晶体管的发射极与基极之间断开，不对该绝缘栅型双极晶体管的导通电阻产生不良影响。
根据本发明中的第9方面的半导体电路，第1双极晶体管和第2双极晶体管构成晶闸管，可以从第1双极晶体管的发射极输出大电流。
根据本发明中的第10方面的半导体电路，在第2场晶体管和第1双极晶体管导通时，由在电阻上流过的电流引起的电压降在第2双极晶体管的基极-发射极之间施加了正向偏压。
根据本发明中的第11方面的半导体电路，由于第3场晶体管的通/断与第2场晶体管的通/断相对应，所以晶闸管的动作易于启动。
根据本发明中的第12至第14方面的半导体电路，能够将第3场晶体管的背栅极共用作第2场晶体管的背栅极、第1双极晶体管的集电极、第2双极晶体管的基极。而且不损害其耐压。
根据本发明中的第15方面的半导体电路，能够将第2场晶体管的背栅极共用作第1双极晶体管的集电极、第2双极晶体管的基极。
根据本发明中的第16方面的半导体电路，第2电阻抑制了第1双极晶体管的耐压性能下降，减少了开关损耗。
根据本发明中的第17方面的半导体电路，第2半导体层具有作为第2场晶体管的漏极、第1双极晶体管的基极和第2双极晶体管的集电极的功能，第3半导体层具有作为第2场晶体管的源极和第2双极晶体管的发射极的功能，第5半导体层具有作为第1双极晶体管的发射极的功能，第1半导体层、第4半导体层和第6半导体层中的任何一个层都具有作为第2场晶体管的背栅极、第1双极晶体管的集电极、第2双极晶体管的基极的功能。第1电极具有作为第2场晶体管的栅极电极的功能。
根据本发明中的第18方面的半导体电路，第2半导体层具有作为第2场晶体管的漏极、第1双极晶体管的基极和第2双极晶体管的集电极的功能，第3半导体层具有作为第3场晶体管的源极的功能，第5半导体层具有作为第1双极晶体管的发射极的功能，第8半导体层具有作为第2场晶体管的源极、第3场晶体管的漏极和第2双极晶体管的发射极的功能，第1半导体层、第4半导体层和第6半导体层中的任何一个层都具有作为第2场晶体管的背栅极、第3场晶体管的背栅极、第1双极晶体管的集电极、第2双极晶体管的基极的功能。第1电极和第2电极分别具有作为第2场晶体管、第3场晶体管的栅极电极的功能。第3电极与第3场晶体管的源极和背栅极连接。
根据本发明中的第19方面的半导体电路，在第2 MOS晶体管关断、第2场晶体管导通时，由在电阻18上流过的电流引起的电压降使第1双极晶体管导通。据此，可以输出大的电流。
根据本发明中的第20方面的半导体电路，第3场晶体管在表观上增大了第1双极晶体管的电流放大系数。
根据本发明中的第21方面的半导体电路，第2半导体层具有作为第2场晶体管和第3场晶体管的漏极，以及作为第1双极晶体管的集电极的功能，第3半导体层具有作为第2场晶体管的源极的功能，第1半导体层、第4半导体层和第6半导体层中的任何一个层都具有作为第2场晶体管和第3场晶体管的背栅极，以及作为第1双极晶体管的基极的功能，第5半导体层具有作为第3场晶体管的源极和第1双极晶体管的发射极的功能。第1电极和第2电极分别具有作为第2场晶体管、第3场晶体管的栅极电极的功能。另外，第3电极与第2场晶体管的源极和第1双极晶体管的基极连接。
根据本发明中的第22方面的半导体电路，第2半导体层具有作为第2场晶体管的漏极和第2双极晶体管的集电极的功能，第3半导体层具有作为第2场晶体管的源极的功能，第5半导体层具有作为第3场晶体管的漏极和第2双极晶体管的发射极的功能，第6半导体层具有作为第3场晶体管的源极的功能，第1半导体层、第4半导体层、第7半导体层和第8半导体层中的任何一个层都具有作为第2和第3场晶体管的背栅极的功能。第1电极和第2电极分别具有作为第2场晶体管、第3场晶体管的栅极电极的功能。第3电极与第2和第3场晶体管各自的源极和背栅极连接。
根据本发明中的第2 3方面的半导体电路，第1半导体层、第4半导体层、第7半导体层和第8半导体层具有作为第1双极晶体管的集电极的功能，第2半导体层具有作为第1双极晶体管的基极的功能，第9半导体层具有作为第1双极晶体管的发射极的功能。
根据本发明中的第24方面的半导体器件，通过在第1半导体层与第1电极之间施加规定的电压，能够使与第1电极相向的第1半导体层的导电类型反转为第2导电类型。因此，通过在第2半导体层与第3半导体层之间施加规定的电压，能够使第2导电类型的载流子从第3半导体层经由导电类型反转了的第1半导体层向第2半导体层移动。这时，由于第2电极连接了第3半导体层和第4半导体层，所以可以从第5半导体层向第2半导体层注入第1导电类型的载流子。在第2半导体层中产生电导率调制，多数的第1导电类型的载流子经由第1半导体层和第6半导体层注入第4半导体层。借助于以上工作，该半导体器件具有作为绝缘栅型双极晶体管的功能，而且其栅极、集电极、发射极的各个电极的任何一个都可以设置在主表面侧。
根据本发明中的第25方面的半导体器件，可以用本发明第1方面的半导体电路的第2场晶体管和第1双极晶体管构成绝缘栅型双极晶体管。
根据本发明中的第26方面的半导体器件，可以使在第3电极与形成于第2半导体层上的第5半导体层和上述第7半导体层分别连接的一对位置之间的第2半导体层具有作为扩散电阻的功能。因此，无需另外在外部设置电阻，就抑制了由本发明第1方面的半导体电路的第2场晶体管和第1双极晶体管构成的绝缘栅型双极晶体管的耐压性能下降，减少了开关时的能量损耗。
根据本发明中的第27方面的半导体器件，由于离开第2场绝缘膜采用了使第3电极与第7半导体层相接触的位置，所以可以使连接第3电极的一对位置之间的第7半导体层具有作为扩散电阻的功能。
根据本发明中的第28方面的半导体器件，由于离开第4电极采用了使第3电极与第5半导体层相接触的位置，所以可以使连接第3电极的位置与连接第4电极的位置之间的第5半导体层具有作为扩散电阻的功能。
根据本发明中的第29方面的半导体器件，它可以将第9至第13方面所述的半导体电路的第2场晶体管、第1双极晶体管和第2双极晶体管合在一起构成。
根据本发明中的第30方面的半导体器件，它可以将第18方面所述的半导体电路的第2场晶体管、上述第3场晶体管、第1双极晶体管和第2双极晶体管合在一起构成。
根据本发明中的第31方面的半导体器件，它可以将第20方面所述的半导体电路的第2和第3场晶体管、第1双极晶体管合在一起构成。
根据本发明中的第32方面的半导体器件，它可以将第22方面所述的半导体电路的第2场晶体管、第3场晶体管和第2双极晶体管合在一起构成。
根据本发明中的第33方面的半导体器件，它可以将第23方面所述的半导体电路的第2场晶体管、第3场晶体管、第1双极晶体管和第2双极晶体管合在一起构成。