内存元件的结构及其制造方法 【技术领域】
本发明是有关于一种内存(Memory)元件的结构及其制造方法，且特别是有关于一种可降低埋入式位线阻值的内存元件的结构及其制造方法。背景技术
内存，顾名思义，是用以储存资料或数据的半导体元件。在数字数据的储存上，我们通常习惯以位(Bit)来形成内存的容量。内存内每个用以储存数据的单元则称为存储单元(Cell)。而存储单元在数以万计的存储位中，所在的特定位置则称为地址(Address)。换言之，存储单元在内存内，以阵列的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同行或是同列的数个存储单元以共同的导线加以串接。将存储单元相接的导线称为字符线(Word Line)，而垂直于字符线的另一导线因为与数据的传输有关，因此称为位线(BitLine)。
图1所示，为公知一种内存元件的结构剖面示意图。
请参照图1，公知内存元件的制造方法首先在基底100上形成一栅极结构108，其中栅极结构108由一栅极导电层104、一栅氧化层102构成。而在栅极结构108的侧壁还包括形成有一间隙壁110。然后，于栅极结构108两侧的基底100中形成一埋入式位线112。然后，于栅极结构108与栅极结构108之间填入一绝缘层116，覆盖住埋入式位线112。接着，再于基底100上形成一字符线118，以将数个栅极结构108串接起来。
然而，当内存元件随着集成电路集成度的提高而逐渐缩小后，内存元件中的埋入式位线的宽度必须随之缩小。然而，位线的宽度变窄会造成其阻值的上升，使得存储单元的电流便小而导致过高的位线负载(Bit Line Loading)。倘若利用增加位线地接面深度(Junction Depth)，以解决埋入式位线阻值提高的问题，不但会衍生短信道效应(ShortChannel Effect)，还会产生击穿漏电(Punch-Through Leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的位线，以避免因接面过深而引起的短信道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位线负载过高的问题。发明内容
本发明的目的就是在提供一种内存元件的结构及其制造方法，以降低位线的电阻值。
本发明的另一目的是提供一种内存元件的结构及其制造方法，此结构与方法可使埋入式位线的接面作浅而不会产生短信道效应及击穿漏电流等问题。
本发明提出一种内存元件的结构，此结构由一栅极结构、一埋入式位线、一升高位线(Raised Bit Line)、一隔离间隙壁以及一字符线构成。其中栅极结构配置在一基底上。埋入式位线配置在栅极结构两侧的基底中。升高位线配置在埋入式位线上，且其材质例如为多晶硅。隔离间隙壁配置在栅极结构的侧壁，用以使栅极结构与升高位线相隔绝。而字符线配置在基底上，其中字符线与栅极结构电连接，且由一绝缘层与升高位线相隔绝。本发明的内存元件不但在埋入式位线上以多晶硅材质的升高位线来降低位线的阻值，还包括在隔离层与升高位线之间配置一金属硅化物层，以使位线的阻值再降低。
本发明提出一种内存元件的制造方法，此方法首先在一基底上形成一栅极结构。接着在栅极结构的侧壁形成一隔离间隙壁。然后，在隔离间隙壁两侧的基底中以离子植入法形成一埋入式位线。接着，在基底上形成一多晶硅层，并覆盖埋入式位线与栅极结构。然后，回蚀刻此多晶硅层，并仅保留埋入式位线上的多晶硅层，而形成一升高位线。然后，于升高位线上形成一绝缘层。再于基底上形成一字符线，其中字符线与栅极结构电连接，且字符线是由此绝缘层而与升高位线相隔绝。另外，本发明还包括在此绝缘层与升高位线之间形成一金属硅化物层，以降低位线的阻值。
本发明提出一种内存元件的制造方法，此方法首先在一基底上形成一栅极结构。接着在栅极结构两侧的基底中形成一埋入式位线。在形成埋入式位线后，在栅极结构的侧壁形成一隔离间隙壁。接着，在基底上形成一多晶硅层，并覆盖埋入式位线与栅极结构。然后，回蚀刻此多晶硅层，并仅保留埋入式位线上的多晶硅层，而形成一升高位线。然后，于升高位线上形成一绝缘层。再于基底上形成一字符线，其中字符线与栅极结构电连接，且字符线由此绝缘层而与升高位线相隔绝。另外，本发明还包括在此绝缘层与升高位线之间形成一金属硅化物层，以降低位线的阻值。
本发明内存元件的结构及其制造方法，可有效的降低位线的电阻值，以避免过高的位线负载。
本发明内存元件的结构及其制造方法，可将埋入式位线的接面作浅，以避免位线产生短信道效应及击穿漏电等问题。附图说明
图1为公知一种内存元件的结构剖面示意图；
图2A至图2H是依照本发明一实施例的内存元件的制造流程剖面示意图；以及
图3A至图3H是依照本发明另一实施例的内存元件的制造流程剖面示意图。
附图标记说明：
100、200、300：基底
102、202、302：栅氧化层
104、204、304：栅极导电层
206、306：顶盖层
108、208、308：栅极结构
110、210、310：隔离间隙壁
112、212、312：埋入式位线
214、314：多晶硅层
214a、314a：升高位线
116、216、316：绝缘层
118、218、318：字符线
220、320：金属硅化物层具体实施方式第一实施例
图2A至图2H，为依照本发明一实施例的内存元件的制造流程剖面示意图。
请参照图2A，首先在所提供的一基底200上依序形成一栅氧化层202、一栅极导电层204以及一顶盖层206。其中，栅极导电层204的材质例如为多晶硅。顶盖层206的材质例如为氮化硅。
然后，请参照图2B，图案化顶盖层206、栅极导电层204以与门氧化层202，以形成数个栅极结构208。然后，于栅极结构208的侧壁形成一隔离间隙壁210。其中，形成隔离间隙壁210的方法例如为先沉积一层共形的隔离层，再以干式蚀刻法回蚀刻此隔离层而形成。
然后，请参照图2C，在隔离间隙壁210两侧的基底200中形成一埋入式位线212。形成埋入式位线212的方法例如为利用顶盖层206与隔离间隙壁210为罩幕，进行一离子植入步骤而形成。
其中，当栅极结构208的线宽为0.13微米时，埋入式位线212的接面深度介于400埃至600埃之间。当栅极结构208的线宽为0.1微米时，埋入式位线212的接面深度介于300埃至400埃之间。
接着，请参照图2D，在基底200上形成一多晶硅层214，覆盖住栅极结构208以及埋入式位线212。
然后，请参照图2E，以干式蚀刻法回蚀刻多晶硅层214，移除栅极结构208上方的多晶硅层214，并仅留下埋入式位线212上的多晶硅层214，而形成升高位线214a。其中，回蚀刻多晶硅层214以形成升高位线214a的过程中，顶盖层206的蚀刻速率低于多晶硅层214的蚀刻速率，如此便可以使升高位线214a仅形成在埋入式位线212上。
在形成升高位线214a后，于基底200上形成一绝缘层216，覆盖住栅极结构208以及升高位线214a。其中形成绝缘层216的方法例如是化学气相沉积法，其材质例如为氧化硅。
然后，请参照图2F，回蚀刻绝缘层216，直到顶盖层206暴露出来。
接着，请参照图2G，移除顶盖层206。再于基底200的上方形成一字符线218，其中字符线218与栅极导电层204电连接。而且，字符线218由绝缘层216与升高位线214a相隔绝。
另外，请参照图2H，本发明的内存元件还包括在绝缘层216与升高位线214a间形成一金属硅化物层220，用以提升整个位线的导电性。其中，形成此金属硅化物层220的方法，例如在图2E中形成升高位线214a后，在升高位线214a上形成一金属层，并进行一回火工艺，以使多晶硅材质的升高位线214a与金属层反应而形成金属硅化物。第二实施例
图3A至图3H，为依照本发明另一实施例的内存元件的制造流程剖面示意图。
请参照图3A，首先在所提供的基底300上依序形成一栅氧化层302、一栅极导电层304以及一顶盖层306。其中，栅极导电层304的材质例如为多晶硅。顶盖层306的材质例如为氮化硅。
然后，请参照图3B，图案化顶盖层306、栅极导电层304以与门氧化层302，以形成数个的栅极结构308。然后，在栅极结构308两侧的基底300中形成一埋入式位线312。形成埋入式位线312的方法例如为利用栅极结构308为罩幕，进行一离子植入步骤而形成。
其中，当栅极结构308的线宽为0.13微米时，埋入式位线312的接面深度介于400埃至600埃之间。当栅极结构308的线宽为0.1微米时，埋入式位线312的接面深度介于300埃至400埃之间。
然后，请参照图3C，于栅极结构308的侧壁形成一隔离间隙壁310。其中，形成隔离间隙壁310的方法例如为先沉积一层共形的隔离层，再以干式蚀刻法回蚀刻此隔离层而形成。
接着，请参照图3D，在基底300上形成一多晶硅层314，覆盖住栅极结构308以及埋入式位线312。
然后，请参照图3E，以干式蚀刻法回蚀刻多晶硅层314，移除栅极结构308上方的多晶硅层314，并仅留下埋入式位线312上的多晶硅层314，而形成升高位线314a。其中，回蚀刻多晶硅层314以形成升高位线314a的过程中，顶盖层306的蚀刻速率低于多晶硅层314的蚀刻速率，如此便可以使升高位线314a仅形成于埋入式位线312上。
在形成升高位线314a后，于基底300的上方形成一绝缘层316，覆盖住栅极结构308以及升高位线314a。其中形成绝缘层316的方法例如是化学气相沉积法，其材质例如是氧化硅。
然后，请参照图3F，回蚀刻绝缘层316，直到顶盖层306暴露出来。
接着，请参照图3G，移除顶盖层306。再于基底300的上方形成一字符线318，其中字符线318与栅极导电层304电连接。而且，字符线318由绝缘层316与升高位3314a相隔绝。
另外，请参照图3H，本发明的内存元件还包括在绝缘层316与升高位线314a之间形成一金属硅化物层330，用以提高升高位线314a的导电性。其中，形成此金属硅化物层330的方法，例如在图3E中形成升高位线314a后，在升高位线314a上形成一金属层，再进行一回火工艺，以使多晶硅材质的升高位线314a与金属层反应而形成金属硅化物。
由于本发明的内存元件的埋入式位线212、312的上方形成有多晶硅材质的升高位线214a、314a，甚至在升高位线214a、314a上还形成有金属硅化物层220、320。因此可有效降低整个位线的电阻值。而由于整个位线的电阻值已由多晶硅材质的升高位线214a、314a与硅化金属层220、320的设计而降低，因此可将埋入式位线212、312的接面作浅，以避免因埋入式位线212、312接面过深所引发的短信道效应及击穿漏电的问题。
综合以上所述，本发明具有下列优点：
1.本发明内存元件的结构及其制造方法，可有效的降低位线的电阻值，以避免过高的位线负载。
2.本发明内存元件的结构及其制造方法，可将埋入式位线的接面作浅，以避免位线产生短信道效应及击穿漏电等问题。
虽然本发明已以实施例说明如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求书为准。