非易失性存储装置及其驱动方法 【技术领域】
本发明涉及非易失性存储装置及非易失性存储装置的驱动方法。
背景技术
作为非易失性存储装置的一种，提出了使用了在栅中具备强电介质膜的场效应型晶体管(下面，称为强电介质FET)的装置。该强电介质FET是通过在1个开关用MOS场效应晶体管上形成强电介质膜及栅电极面作成1个非易失性存储装置的晶体管。如图6所示，该强电介质FET通过在形成了源区5、漏区6的基板8上依次形成绝缘层13、强电介质膜12及栅电极14而构成。
在该结构中，强电介质膜12可向上极化或向下极化。如果能够对应于这两种极化的状态把MOS型场效应晶体管的阈值电压设定成两个不同值中的某一个，则可尽可能保持强电介质膜12的极化来保持(存储)该状态。如图7所示，如果把字线W与该晶体管的栅连接，把位线B与漏区连接并把源区线S与源区连接，则可构成作为矩阵阵列各交点的元件的存储单元。
由上述存储单元构成的现有非易失性存储装置的矩阵阵列，例如为图8所示那样的结构。图8中，M11、M12、M21及M22为晶体管，分别构成矩阵阵列各交点地存储单元C11、C12、C21及C22。W1是与晶体管M11及M12的栅连接的字线，W2是与晶体管M21及M22的栅连接的字线。S1是与晶体管M11及M12的源区连接的源区线，S2是与晶体管M21及M22的源区连接的源区线，B1是与晶体管M11及M12的漏区连接的位线，B2是与晶体管M12及M22的漏区连接的位线。
存储单元的逻辑状态由所选择的存储单元的晶体管M11、M12、M21及M22是导通还是截止来识别。晶体管是导通还是截止由晶体管栅下的沟道导通了还是未导通来确定。当对晶体管的栅施加了电压时，能够对应于强电介质膜的两种极化状态把晶体管的沟道进行导通的栅电压、即阈值电压分离开来。例如，能够以下述方式来构成栅及沟道，当对栅施加了某一电压时，晶体管在一种极化状态下导通，晶体管在另一种极化状态下截止。例如，定义为：导通状态的晶体管的逻辑为“1”，截止状态的晶体管的逻辑为“0”。
基于该定义，为了知道例如图8中的存储单元C11中保持着逻辑，加按下述那样来工作。首先使位线B1放电预先成为低电压，接着读出源区线S1的电压一直到该电压上升之后，对字线W1施加上述两个阈值电压的中间电压。如果晶体管M11的强电介质膜的状态为低阈值电压的状态，即“1”，则晶体管M11成为导通状态，电流从源区线S1向位线B1流动，位线B1被充电其电压上升。另一方面，如果晶体管M11的强电介质膜的状态为高阈值电压的状态、即“0”，则晶体管M11成为截止状态，位线1不被充电其电压保持为低。因而，可以根据位线B1的电压的高低来判断所希望的存储单元保持着的逻辑状态。
但是，如果每次读出都对字线W1或W2施加电压，则即使其值是与上述强电介质膜的极化状态对应的两个阈值电压的中间电压、对于处于“0”状态下的栅的强电介质膜来说，也慢慢地在接近于“1”状态的方向上加了电压。其结果，全部与施加了读出电压的字线连接的、处于“0”状态下的强电介质膜的状态，每次读出就接近于“1”状态，“0”状态与“1”状态的判别就逐渐变得困难起来，存在着所谓发生了干扰这样的问题。
为了避免该问题，根据强电介质膜的极化状态把晶体管设定成增强型及耗尽型的某一种状态，即可。如果使每种状态与两个逻辑值对应，则读出时就不需要对字线施加电压了。
但是，由于耗尽型晶体管即使其栅电压为零也正常地导通、即成为“1”了，故产生下述问题。即，如果非选择的存储单元保持着的逻辑为“1”，则形成从位线通过该非选择的存储单元向源线的电流路径，位线的电位随非选择的存储单元的状态而变化。为了避免这一点，必须在存储单元中附加用于只把已选择的存储单元的晶体管与位线连接的晶体管。
此外，为了只对任意的已选择的存储单元的晶体管有选择地写入，必须把各存储单元的强电介质FET的基板至少与相邻的、与字线或位线连接的存储单元的强电介质FET的基板、通过沟导电性地分离开来。为了解决该问题，必须对晶体管的栅也附加选择用的晶体管。
如果基于上述那样的对策把强电介质FET作为存储单元以矩阵状进行排列，则成为图9所示的结构。在该结构中，必须在强电介质FET(M)与字线WP及位线B之间分别设置选择用晶体管TP、TB，存在着下述缺点，与1个晶体管及1个电容器型的存储单元相比，存储单元的大小成为数倍之大。
发明的公开
本发明的目的在于，解决上述课题，提供消除在读出存储单元的数据时的数据的破坏及干扰、且利用少量的元件构成了存储单元的非易失性存储装置及其驱动方法。
为了解决上述问题，本发明的非易失性存储装置具备：具有源区、漏区及栅电极的MOS晶体管；在源区上通过绝缘膜形成了的强电介质膜；以及在强电介质膜上形成了的电极。利用该结构，使从MOS晶体管的源区向漏区注入沟道中的电子流入量反映在源区之上形成了的强电介质膜的极化状态，能够判别存储单元保持着的逻辑状态。在该结构中，由于读出时对电极施加的电压对强电介质膜不造成影响，故能够消除在读出存储单元的数据时的数据的破坏及干扰。而且，得到用由个数少的元件构成的存储单元构成了的非易失性存储装置。
在上述结构的非易失性存储装置中，在MOS晶体管的源区与强电介质膜之间形成多层绝缘层，是较为理想的。利用该结构，可以防止沟道表面与强电介质直接接触，并能抑制在强电介质膜结晶成长时的源区界面的氧化。
此外，本发明的非易失性存储装置能够作成下述结构，把具备：具有源区、漏区及栅电极的MOS晶体管；在源区上通过绝缘膜形成了的强电介质膜；以及在强电介质膜上形成了的电极的存储单元作为一个存储单位，以矩阵状配置了存储单元。利用该结构，即使把晶体管作成增强型或耗尽型的某一种也不会读出非选择的存储单元，能够选择任意的存储单位并进行读写。
此外，本发明的非易失性存储装置的驱动方法用来驱动具备：具有源区、漏区及栅电极的MOS晶体管；在源区上通过绝缘膜形成了的强电介质膜；以及在强电介质膜上形成了的电极的非易失性存储装置，该方法的特征在于，施加漏区对源区变成正的偏置电压，根据电子从源区通过栅电极下的沟道向漏区注入时的电子流入量、来检测强电介质膜的极化状态。利用该方法能够使从MOS晶体管的源区向漏区注入沟道中的电子流入量通过在源区之上形成了的强电介质膜的极化状态来反映，能够判别存储单元保持着的逻辑状态。
附图的简单说明
图1为构成本发明实施形态中的非易失性存储装置的强电介质FET的剖面图。
图2为用于说明图1的强电介质FET的工作的剖面图。
图3A及图3B为在图1示出的强电介质FET的A-A剖面上的能带图。
图4为把横断了从图1的强电介质FET中的源区上的强电介质膜到基板的区域的电位分布、与从栅到基板的电位分布重合的图。
图5为示出使用了图1的强电介质FET的存储单元的电路图。
图6为现有的强电介质FET的剖面图。
图7为示出使用了图6的强电介质FET的存储单元的电路图。
图8为示出把图7的存储单元作为矩阵阵列配置了的现有例的非易失性存储装置的电路图。
图9为示出对图7的存储单元中的强电介质FET附加了选择用晶体管的结构的电路图。
用于实施发明的最佳形态
下面，参照图1～图5，说明本发明实施形态中的非易失性存储装置。
图1示出构成本发明实施形态中的非易失性存储装置的强电介质FET。在形成了源区5及漏区6的硅基板8上设置绝缘层3、进而设置栅电极4，由此，形成了开关用MOS型场效应晶体管。在覆盖了栅电极4的绝缘层3上，以与源区5及栅电极4的一部分重叠的方式形成了强电介质膜2及电极1。
例如使用氧化硅、氮化硅、或氧化·氮化硅那样的氧化膜、氮化膜、或高介电系数金属氧化物等来形成绝缘层3。此外，也可以把绝缘层3作成由材料不同的多层构成的结构。栅电极4例如由掺杂多晶硅、或铝、铜等金属构成。强电介质膜2例如由氧化铋-锶-钽等金属氧化物构成。
在下面的说明中，作为一例以下述为前提，基板8为P型硅，源区5及漏区6为对N型硅进行了掺杂的材料。在该结构中，由连接在电极1与源区5之间的电路预先使强电介质膜2向上或向下极化。其后，如图2所示，把电极1、源区5及基板8接地。在该状态下，即使强电介质膜2向上或向下在某一方向上极化，A-A剖面也处于热平衡状态。该状态的A-A剖面的能带示于图3。图3中的参照符号与构成图2的强电介质FET的基板8、源区5、绝缘层3、强电介质膜2及电极1对应。
图3中的箭头的方向表示强电介质膜2的极化方向。图3A对应于极化向上的情况，图3B对应于极化向下的情况。比较这些图可知，绝缘层3与源区5的界面的电位随极化的方向而不同。即当极化向上时，绝缘层3之下的源区5的电位随极化电荷而升高。另一方面，当极化向下时，绝缘层3之下的源区5的电位保持为平坦的。
把与两种极化状态对应的、图2示出的源区5的A-A剖面上的电位分布、与从MOS晶体管的栅电极4到沟道7的B-B剖面上的电位分布重合起来的样子示于图4。即，图4示出栅电极4、绝缘层3、源区5或基板8的电位。A-A剖面上的电位分布用实线表示，B-B剖面上的电位分布用虚线表示。用虚线表示的两种电位分布分别对应于栅电极4的电位为Vth的情况及Vth*的情况。
在A-A剖面上，在绝缘层3与源区5的界面附近的源区5的电位当极化向上时、即图3A的情况下是升高的，当极化向下时、即图3B的情况下保持为平坦的，因此，把图3A的情况称为截止状态、即“0”，把图3B的情况称为导通状态、即“1”。
为了使电子从源区5向沟道流入，以漏区变成正的方式在源区5与漏区6之间施加偏压、使栅电极4的电位上升，即可。在源区5导通的状态下，随着栅电极4的电位的上升，当栅电极4的电位成为图4中的Vth时，源区5的电位与栅下的沟道7的电位变成相等，从源区5向沟道7的电子流入便开始了。在源区5截止的状态下，一直到栅电极4的电位变成Vth*时，源区5电位的最低部与沟道7的电位都不一致。因而，如果把栅电极4的电位设定于从Vth至Vth*之间，就能够根据电子是否从源区5向沟道7注入知道极化的方向。
这样，由于在导通状态与截止状态下，在从源区5向沟道7的电子流入量中存在着差别，故如果把栅电极4的电位设定于产生其电子流入量的差别的范围内、并以漏区6对源区5变成正的方式施加偏置电压，则在从源区5通过栅电极4下的沟道7向漏区6注入的电子流入量中出现了差别。由此，检测强电介质膜的极化状态就能够判别存储单元保持着的逻辑状态是“0”还是“1”。
此外，由于在源区5上形成强电介质2，故即使为了选择存储单元而对MOS晶体管的栅电极4施加电压，强电介质膜2的极化状态也不受所施加的栅电压的影响，能够消除干扰的发生。
再有，在本实施形态中示出了在源区5及栅电极4的一部分之上形成了强电介质膜2的结构，但是，可以只在源区5上形成强电介质膜2，此外，也可以只在源区5的一部分上形成强电介质膜2。
此外，由于使绝缘层3介于源区5与强电介质膜2之间，故可以抑制在形成强电介质膜2时、当强电介质层结晶成长时担心会产生的源区5界面的氧化。
以矩阵状配置以上述强电介质FET作为一个存储单元来使用的、图5所示的存储单元，来构成本发明实施形态中的非易失性存储装置。
图5的存储单元包含第1 MOS晶体管T1及第2 MOS晶体管T2而构成。第1 MOS晶体管T1为上述强电介质FET，即在源区之上具备强电介质膜的MOS晶体管。20表示由强电介质膜构成的强电介质电容器。把第1 MOS晶体管T1的栅与字线W连接起来，将其漏区与位线B连接起来，将其源区与源线S连接起来。强电介质电容器20的电极1(参照图1)通过第2 MOS晶体管T2与程序线P连接起来，第2 MOS晶体管T2的栅与位线B连接起来。
这样，与图9示出的现有例相比较，本实施形态中的存储单元的元件个数少。即，对图9示出的强电介质FET(M)必须附加选择晶体管TB、TP，与此不同，在本实施形态中不需要附加与选择晶体管TB相当的晶体管。而且，如下面所说明的那样，能够进行与图9所示的现有例存储单元同等的工作。
下面，说明在以矩阵状配置了图5示出的存储单元的情况下该存储单元的驱动方法。这里，使存储单元中的第1 MOS晶体管T1对应于增强型或耗尽型的某一种。
在读出图5示出的存储单元时，首先，使全部线成为低电压(例如，接地电压)，接着，对字线W施加从Vth到Vth*之间的高电压。其次，如果使位线B成为高电压，则在极化向上(截止)时电流不向源线S流动，在极化向下(导通)时电流流入源线S。
在以矩阵状排列了多个进行这样的读出工作的存储单元的情况下，如果预先使与共同的位线B连接起来的非选择存储单元的各条字线全部为低电压则非选择的存储单元的MOS晶体管呈高阻状态，因此用位线B的电位或源线S的电位只能检测已选择的存储单元的状态。此外，由于即使在读出工作中使字线W成为高电压、该电压也不施加到强电介质电容器20上，故不影响极化状态。
为了擦除所希望的存储单元的数据(使源电位成为截止状态)，使程序线P成为低电压、使字线W保持为低电压、使位线成为高电压并使第2 MOS晶体管T2导通，由此，强电介质电容器20与程序线P导电性的连接、使源线S成为高电压、在程序线P与源线S之间施加强电介质电容器20的极化倒相以上的电压。
此外，为了把数据写入所希望的存储单元(使源电位成为导通状态)，使字线W保持为低电压、使位线B成为高电压并使第2 MOS晶本管T2导通，由此，强电介质电容器20与程序线P导电性地连接、使源线S成为低电压、使程序线P成为高电压、在程序线P与源线S之间施加强电介质电容器20的极化倒相以上的电压。
如上所述，在以矩阵状配置了图5的存储单元的情况下，即使把第1 MOS晶体管T1作成增强型或耗尽型的某一种也不形成通过非选择的存储单元向位线B的电流路径，能够只得到已选择的存储单元的数据。因而，本实施形态的存储单元能够一边进行与由强电介质FET、选择用晶体管TP及TB构成的现有存储单元同等的工作，一边还能以个数少的元件来构成。
此外，在以矩阵状配置了本实施形态的存储单元的情况下，能够只使已选择的存储单元对应于极化是向上还是不向上、来存储二进制的逻辑状态。此外，能够在尽可能维持自然极化的情况下，读出所存储的的逻辑状态，并能判别逻辑状态。
产业上利用的可能性
按照本发明，利用从MOS晶体管中的、与强电介质膜重叠了的源区向沟道流动的电子的流入量依赖于强电介质膜的极化状态的性质，由此，能够利用简单的结构及技巧来判别强电介质膜的极化状态、即存储单元的数据。此外，通过把该极化状态作成自然性的来保持(存储)极化状态，而且能够把该状态作为晶体管的沟道电流反映(读出)出来，因此，可持有强电介质存储器的效果。
此外，由于在源区之上形成铁成电体膜，故即使为了选择存储单元而对MOS晶体管的栅施加电压，该栅电压也不对强电介质膜的极化状态造成影响，能够消除干扰。
由使用了该强电介质FET的存储单元构成的非易失性存储装置，由于不需要对各存储单元中的字线及位线附加选择晶体管，故存储单元不变大，能够容易地谋求集成化。