双镶嵌金属内连线结构及其制作方法 【技术领域】
本发明涉及集成电路制作领域，尤指一种双镶嵌金属内连线结构及其制作方法。背景技术
近年来，由于铜镶嵌制程技术的成熟，使得集成电路制作在迈入深次微米世代后仍可以继续蓬勃发展，而达到具有高良率的量产规模。如熟习该行业者所知，铜镶嵌内连线制程基本上包括有沉积介电层，黄光及蚀刻定义导线沟渠结构，阻障层镀膜，铜种子层的形成，以及铜金属电镀等步骤。最后，沉积于导线沟渠结构外的多余铜金属再以化学机械研磨(chemicalmechanical polishing，CMP)技术移除。
图1即显示上述习知步骤所形成的双镶嵌内连线结构20剖面。如图1所示，习知双镶嵌内连线结构20，其包括一介质窗(via)22以及一导线沟渠(trench line)23，嵌入形成于一介电层11中。介质窗22与位于下方介电层12的导电层或下层导线14相通。铜金属电镀于双镶嵌内连线结构20中，构成一上层铜导线24以及一插塞22a，并且上层铜导线24即经由插塞22a与下层导线14电连接。为了避免铜金属向外扩散造成漏电流，一般会有阻障层(barrier layer)25设于介质窗22以及导线沟渠23表面，其材质可为钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN)等金属或合金。
然而，随着元件尺寸微小化，许多问题也伴随产生，首先，习知采行物理气相沉积(physical vapor deposition，PVD)法形成的金属阻障层，如PVD-TaN，无法提供较佳的平坦均匀覆盖(conformal coverage)，以致于在面对高宽比(aspect ratio)大于2比1时，使得导线沟渠或介质窗的填入不均，因而在后续的铜金属填入步骤中产生孔洞缺陷，影响元件的可靠度。
其次，习知双镶嵌内连线结构也必须面对介质窗打开失效(via openfailure)的问题。此问题通常发生在当介质窗壁上的阻障层破裂，或介质窗内的插塞底部与下层导线由于外力而产生间距。前者通常导致铜金属向介电层扩散，产生漏电流，后者则导致上下层金属导线的断路。介质窗打开失效的问题，在使用高热扩散数(coefficient of thermal expansion，CTE)的介电层时，例如SiLKTM、聚合物有机材质、或多孔材质，更显得严重而不可轻忽。发明内容
因此，本发明的主要目的在于提供一种双镶嵌金属内连线结构及其制作方法，具有改进的介质窗可靠度以及较大的铜金属填入宽裕度，可有效解决习知技术的问题与困难。
本发明提供一种双镶嵌结构，包含有一底层，其内包含有一导电层；一第一介电层，设于该底层上；一蚀刻停止层，设于该第一介电层上；一介质窗开口，设于该第一介电层及蚀刻停止层中，以暴露出部份该导电层；一第二介电层，设于该蚀刻停止层上；一沟渠线形成于该介质窗开口上的该第二介电层中；一介电阻障层，覆盖该介质窗开口的侧壁；以及一金属阻障层，覆盖该沟渠线地内壁、该介电阻障层及该介质窗开口的底部。
本发明同时提供一种制作铜双镶嵌内连线的方法，可以改善介质窗的可靠度，该方法包含有下列步骤：
提供一基底，其内形成有一导电层；
于该基底及该导电层上形成一第一介电层；
于该第一介电层上沉积一蚀刻停止层；
于该第一介电层及蚀刻停止层中形成一介质窗开口，暴露出部份该导电层；
于该蚀刻停止层上、该介质窗开口的侧壁、底部上，沉积一第二介电层；
于该第二介电层上沉积一第三介电层，且该第三介电层填满该介质窗开口；
于该第三介电层上形成一硬遮罩层；
于该硬遮罩层上形成一光阻层，且该光阻层具有一线图案，暴露出部份位于该介质窗开口上方的该硬遮罩层；
经由该线图案蚀刻该硬遮罩层、该第三介电层、该第二介电层，并于该介质窗开口的侧壁上形成一介电阻障层侧壁子，并形成导线沟渠位于该介质窗开口上方的双镶嵌结构；以及
于该介电阻障层侧壁子上、该介质窗开口的底部、以及该导线沟渠的内壁上形成一金属阻障层。
本发明的特征在于利用一覆盖于介质窗开口侧壁上的介电阻障层增加介质窗抵挡应力的能力，以避免介质窗开口失效的情事发生。此外，本发明采以介电阻障层配合一金属阻障层，可有效改善CMP过程中的均匀度变化不均的情形。附图说明
为了使贵审查委员能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与说明用，并非用来对本发明加以限制者。
图示的简单说明
图1显示习知步骤所形成的双镶嵌内连线结构剖面；
图2至图5为依据本发明第一较佳实施例制作双镶嵌结构的剖面示意图；
图6至图9为依据本发明第二较佳实施例制作双镶嵌结构的剖面示意图。
图示的符号说明：
11 介电层 12介电层
14 下层导线 20双镶嵌内连线结构
22 介质窗 22a插塞
23 导线沟渠 24上层铜导线
25 阻障层 100半导体基底
102 底层 104金属导线
106 阻障层 108上盖层
110 介电层 112蚀刻停止层
120 介质窗开口 150堆叠层
132 介电阻障层 134低介电常数介电层
136 硬遮罩层 138第二光阻层
140 介电阻障侧壁子 160导线沟渠
170 金属阻障层 180铜金属
200 基底 202底层
204 盖层 206第一介电层
208 蚀刻停止层 210第二介电层
212 第一硬遮罩层 214 第二硬遮罩层
250 介电堆叠层 260 介电阻障层
270 金属阻障层 301、302、303 双镶嵌凹槽具体实施方式
本发明提供一新颖的双镶嵌金属内连线结构，其最主要特征在于具有以一介电材质阻障层所直接保护的介质窗壁，该介电材质阻障层随后再覆以一传统的金属阻障层。
请参阅图2至图5，图2至图5为依据本发明第一较佳实施例制作双镶嵌结构的剖面示意图。首先如图2所示，提供一半导体基底(semiconductorsubstrate)100包含有一底层(base layer)102以及一金属导线104。为简化说明，在底层102下方的其它元件在此省略。金属导线104以镶嵌制程嵌入形成于底层102中，并通过一阻障层106与底层102隔开。包括有一上盖层108、一介电层110以及一蚀刻停止层112的堆叠层150，接着沉积于底层102以及金属导线104上。依据本发明的第一较佳实施例，上盖层108由氮化硅所构成。介电层150可以有机或无机的低介电常数材质所构成。在此，低介电常数材质泛指介电常数低于3.2的材质，例如SiLKTM、FlareTM、HSQ、PAE-II以及Parylene。介质窗开口120随后被定义于堆叠层150中。介质窗开口120可以下列步骤完成：首先于堆叠层150上形成一第一光阻层(未显示)，暴露出欲于下方堆叠层150中形成介质窗的区域；接着向下蚀刻暴露出来的堆叠层150区域，直到暴露出部份的下方金属导线104。最后再去除第一光阻层。
请参阅图3，接着进行一等离子加强气相沉积(plasma enhancedchemical vapor deposition，PECVD)制程，将一均厚(conformal)介电阻障层132沉积于上述蚀刻后的结构上，亦即介质窗开口120的侧壁以及底部(该底部暴露部份的下方金属导线104)，以及蚀刻停止层112上。依据本发明的第一较佳实施例，介电阻障层132为氮化硅所构成，其厚度建议在50至300埃(angstrom)之间，但实际厚度可视介质窗开口120的口径而定。举一介质窗开口120的口径为0.2微米为例，其介电阻障层132的厚度约为80至120埃左右，较佳为100埃左右。接着，于介电阻障层132表面上利用有机聚合物旋转涂布或其他方法形成一低介电常数介电层134，并填满介质窗开口120。随后于介电层134上形成一硬遮罩(hard mask)层136。依据本发明的第一较佳实施例，硬遮罩层136由氮化硅所构成。
请参阅图4，接着再于硬遮罩层136上形成一第二光阻层138。第二光阻层138经过黄光制程的定义，以暴露出下方欲形成导线沟渠的区域。接着以第二光阻层138为蚀刻遮罩，依序向下蚀刻硬遮罩层136、介电层134以及介电阻障层132，以形成一导线沟渠160，其用以在后续制程中容纳一铜金属导线。位于介质窗开口120内的介电层134以及介质窗开口120底部的介电阻障层132亦同时被蚀刻掉，藉以暴露出介质窗开口120底部的下层导线104。此时，介质窗开口120侧壁上即形成介电阻障侧壁子(dielectric barrierspacer)140。最后再去除第二光阻层138。
请参阅图5，接着利用物理气相沉积(PVD)法或其他方式，于硬遮罩层136、介电阻障侧壁子140、以及导线沟渠160与介质窗开口120的内壁上沉积一金属阻障层170。金属阻障层170可以为钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN)等金属或合金。以常使用的Ta/TaN合金阻障层为例，其中Ta金属层可以物理气相沉积或化学气相沉积等方法形成，其厚度一般为1至20奈米(nanometer)。TaN金属层可以等离子氮化法、习知的物理气相沉积或化学气相沉积等方法形成，其厚度约为1至100奈米。
铜金属180接着被填入导线沟渠160以及介质窗开口120中。一般，铜金属180的填入先形成种子层(seed layer)或晶种层(未显示)，再以无电极铜沉积(electroless copper deposition，ECD)或电镀技术完成铜金属的填入。最后，多余的铜金属再以化学机械研磨(chemical mechanicalpolishing，CMP)技术移除。
请参阅图6至图9，图6至图9为依据本发明第二较佳实施例制作双镶嵌结构的剖面示意图。首先如图6所示，提供一基底200，其上具有双镶嵌凹槽301、302以及303形成于介电堆叠层250中。介电堆叠层250包括一第一介电层206、一蚀刻停止层208、一第二介电层210、一第一硬遮罩层212以及第二硬遮罩层214。每一双镶嵌凹槽301、302以及303可包括一导线沟渠以及一介质窗开口，并暴露出下方部份的盖层204。盖层204沉积于嵌于底层202中的复数个下层铜导线M1、M2及M3表面上。依据本发明的第二较佳实施例，双镶嵌凹槽301、302以及303同时形成，而其制法为习知技艺，在此不多赘述。
仍然请参阅图6，在形成双镶嵌凹槽301、302以及303之后，第二硬遮罩层214往往会损耗至某个足以影响到后续铜金属CMP均匀度(uniformity)的程度，此为对硬遮罩层控制不良所引起。为了消除后续CMP均匀度变异问题，在本发明第二较佳实施例中，采沉积一均厚介电阻障层260于双镶嵌凹槽301、302以及303内壁以及介电堆叠层250上的方式。介电阻障层260相对于第二硬遮罩层214需具有高的蚀刻选择性。在本发明第二较佳实施例中，第一硬遮罩层212为氮化硅所构成，第二硬遮罩层214为氧化硅所构成。介电阻障层260由氮化硅所构成，而由PECVD法所沉积的氮化硅所构成的介电阻障层260较佳。
请参阅图7，接着进行一非等向性(anisotropical)回蚀刻制程，蚀刻介电阻障层260，于双镶嵌凹槽301、302以及303侧壁上形成阻障侧壁子(barrier spacer)260a。下方的下层金属导线亦可通过进一步蚀刻盖层204而部份暴露出来。第二硬遮罩层214即在蚀刻盖层204时，同时被蚀刻移除掉。除此之外，移除第二硬遮罩层214尚有其它方式，例如，以稀释的氢氟酸(HF)容易洗去。
请参阅图8，接着利用物理气相沉积(PVD)法或其他方式，于第一硬遮罩层212、介电阻障侧壁子206a、以及双镶嵌凹槽301、302以及303的内壁上沉积一金属阻障层270。金属阻障层270可以为钛、氮化钛、氮化钽、或氮化钨等金属或合金。以常使用的Ta/TaN合金阻障层为例，其中Ta金属层可以物理气相沉积或化学气相沉积等方法形成，其厚度一般为1至20奈米(nanometer)。TaN金属层可以等离子氮化法、习知的物理气相沉积或化学气相沉积等方法形成，其厚度约为1至100奈米。
如图9所示，铜金属180接着被填入沟渠301、302及303中。一般，铜金属180的填入先形成种子层或晶种层(未显示)，再以无电极铜沉积(electroless copper deposition，ECD)或电镀技术完成铜金属的填入。最后，沟渠301、302及303外的多余的铜金属再以化学机械研磨(chemicalmechanical polishing，CMP)技术移除。
相较于习知技艺，本发明双镶嵌金属内连线结构由于结合一介电材质阻障层，因此具有较佳的韧性，可有效抵挡由于金属导线本身或由具有高热扩散数的导线层间介电层所产生的应力。此外，采本发明结构，则只需要很薄的金属阻障层，因此使得后续铜金属的填入更加容易而有制程上的宽裕。此外，本发明双镶嵌金属内连线结构亦可解决习知CMP均匀度不佳的问题。以上种种优点均显示本发明已完全符合专利法所规定的产业利用性、新颖性及进步性等法定要件，爰依专利法提出申请，敬请详查并赐准本案专利。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所作的均等变化与修饰，皆应属本发明专利的涵盖范围。