集成在半导体上的存储单元结构 【技术领域】
本发明涉及集成在半导体上的存储单元结构，既可用于DRAM(动态随机存取存储器)这样的易失性存储器，也可用于EPROM，EEPROM(电可擦编程只读存储器)或闪速EEPROM这样的非易失性存储器。更详细地说，本发明涉及这种类型的存储单元，它包括一个具有被介电层分隔开的第一电极和第二电极的电容器。本发明还包括将信息存储到存储单元的方法，所述存储单元包括一个具有被介电层分隔开的第一电极和第二电极的电容器。背景技术
如已知的，半导体集成电子存储器件的制造，涉及易失性和非易失性存储器两者。非易失性存储单元例如EPROM、EEPROM和闪速EEPROM类型的单元，以及易失性存储单元之一，例如已长期为人们所知的RAM和DRAM类型的单元的结构。例如，可提及非易失性EEPROM不要求刷新脉冲，而是代之以常规易失性存储单元如DRAM的存储电荷的电容元件。
在文献中已知有几种制造EEPROM的方法，例如US专利No.3,649,884(1972年3月14日授予Haneta并转让给NEC)，和US专利No.4,870,470(1989年9月26日授予Bass等人并转让给IBM)。
前一文献揭示一种场效应晶体管，它的栅极包含一层富硅氧化物(SRO)，而且在其中通过配比理想的硅氧化物层，注入从硅衬底获得的电荷。
后一文献揭示一种非导电性结构，其中电荷被俘获，它的基础是来自控制栅的热载流子的注入。更详细地说，在这一文献中所描述地单元结构形成一个堆叠包括用作浮栅的富硒氮化物层；用作阻挡层的电介层；和用作控制栅的第二富硒氮化物层。
单元的操作以电荷俘获注入机制为基础。两层富硅的硅氮化物层的硅含量受到控制，致使第一层提供可观的电荷储存量，但没有什么显著的电荷传导，而第二层则提供可观的电荷传导，但没有什么显著的电荷储存量。因此，电荷从控制栅被注入浮栅，并在浮栅被俘获。
但是，这些存储单元有明显的缺点，其中最主要的缺点是每当信息被存储至单元时，隧道式氧化物可能破坏。再有，操作速度严重受限。由于这些原因，EEPROM不能用作计算机的主存储器。
另一方面，非易失性存储器，例如DRAM，速度更快也更加紧凑。在目前制造的DRAM中，基本的单元一般由MOS(金属氧化物半导体)电容器与用来选择单元的MOSFET(金属氧化物半导体场效应晶体管)串联而组成。被存储在单元中的信息是MOS电容器的状态，MOS电容器既能在排空状态下处于高逻辑电平“高”，也能在相反状态下处于低逻辑电平“低”。由于完全排空的状态是亚稳态，所以逻辑电平“高”趋向于下降为逻辑电平“低”，这种效应主要是因为选择MOSFET的漏电流。为避免这种从电平“高”至电平“低”的下降，存储在MOS电容器中的信息被以常规频率周期地“刷新”，在目前DRAM技术中，这个频率是几KHz的量级。
随着更高的电路密度，集成在单个DRAM芯片上的单元数目增加，而单个电容器的尺寸减小。这使电容器内保有充分的电荷以提供满意的信号/噪声比变得颇为困难。除此以外，由于漏电流，这些易失性存储单元一直要求更多的频繁刷新周期，以保持它们的电荷水平，接下来的事实是，只要电源电压切断或断开，它们的内容就要丢失。
因此，在电子工业中，需要寻找新的增加存储容量和刷新时间的方法，即制成非易失性DRAM。在欧洲专利申请No.EP 0,557,581中，已在这个方向进行了尝试，提出了一种单晶体管DRAM单元，它包括一个隧道式氧化物层，或设置在电荷建立点和浮栅之间的双电极注入器结构，目的是在电压中断期间也能保留信息。
但是，上述文献中所述结构是一种扩展型结构，因此，从平面方面来看，缺乏可量测性。
作为本发明的基础的新技术问题，是创造一种实现易失性和非易失性存储装置用的存储单元，它从平面方面来看是可量测的，并且快速而成本低廉，同时，本发明也要提供一种将信息存入存储单元的新方法。发明内容
本发明解决这些问题的想法的基础是，提供一种单元结构，通过在半绝缘材料内持久地俘获电荷，并在相应于两个逻辑电平“高”和“低”的不同空间位置之间使这些电荷可逆地漂移，使信息得以存储。电荷在半绝缘材料内的低迁移率保证了很长的刷新时间。
基于这种想法，通过前面指出的、和权利要求1中包含的特征所定义的这类存储单元，便可解决技术问题。
根据本发明的存储单元的特点和优点，从下面参考附图对给出的非限定性的实施例的描述中，将会清晰可见。附图说明
图1表示根据本发明的存储单元的示意的放大断面图。
图2表示根据本发明的存储单元修改实施例的示意的放大断面图。
图3a表示根据本发明的存储单元在第一种操作状态下的示意的放大断面图。
图3b表示根据本发明的存储单元在第二种操作状态下的示意的放大断面图。
图4表示根据本发明的教导，用实验方法制成的MOS电容器的TEM(透射电子显微镜)图，电容器包括：硅衬底，硅氧化物的第一薄层，SRO薄膜，硅氧化物的第二薄层，和n+多晶硅控制栅。
图5表示对图4的MOS电容器的测量结果，说明从电平“高”到电平“低”，空穴经过SRO薄膜的运动，反过来也如此。在此情况下，这种可逆运动被重复了20次。具体实施方案
过程步骤和以下描述的结构，不是制造集成电路的完整流程。实际上，本发明能同目前在工业上使用的集成电路技术一道实施，这里只描述为使本发明易于理解，所必要的那些共同的常规过程步骤。
表示其制造过程中的集成电路的断面图不是按比例绘制的，但它们确实是为强调本发明的主要特征而绘制的。
参考这些图，特别是图1的例子，多晶硅衬底(例如P型)2以标号1示意地表示，具有上表面3，并包括两个掺杂区(例如n型掺杂)4，它们设置在表面3的附近并相互分离。在这个实施例中，这些区域4是晶体管的源/漏区，该晶体管形成单元1的支承结构。
定位于表面3的上面并在两个区域4之间的是硅氧化物罩5，它包围电荷存储材料的薄膜6，例如SRO层，其用作晶体管的浮栅。这种SRO层能在高的处理温度而且氧含量的浓度在20％和50％的条件下，转变为由全部埋在硅氧化物中的晶体硅颗粒所形成的合成材料。
在硅氧化物罩5的顶上，形成控制电极或控制栅极7；这个栅极包括n+多晶硅层8和钨硅氧化物的金属薄层9。
因此，存储单元被成功地提供以具有以介电层分隔开的第一电极和第二电极的电容器，介电层包含一层完全被绝缘材料包围的半绝缘材料，其中，电荷持久地存在或被俘获；这个电荷能在第一电极或第二电极附近建立起来，其取决于电极之间的电场，因而能定义不同的逻辑电平。
图2示出了单晶体管存储单元的第二实施例，标号1′示意地指示多晶硅衬底(例如P型)2′，它具有上表面3′，并包括两个掺杂区(例如n型掺杂)4′，它们设置在表面3′的附近并相互分离。定位于表面3′的上面并在两个区域4′之间的是硅氧化物罩5′，它包括超薄硅膜6″和硅氧化层6的多叠层6′用作晶体管的浮栅。控制电极或控制栅极7′形成在硅氧化物罩5′的顶上，并包括n+多晶硅层8′和钨硅氧化物的金属薄层9′。
如上所述，包括绝缘罩与半绝缘材料的结构可以被用作MOSFET晶体管的栅区，以致如果在半绝缘层中存储持久的电荷，场效应晶体管的阈值电压这个电荷在半绝缘层中的位置，即，取决于所述电荷可能靠近栅金属层或是靠近硅衬底。
这个机制产生的存储单元具有单个晶体管和两个逻辑电平。在这种单元中，信息的刷新时间将依赖于半绝缘层中电荷的运动。该电荷运动由一些参数来确定，例如，对于SRO(富硅氧化物)，由氧的数量与硅的数量之比来确定，或者在一层叠在另一层顶部的层堆叠的情况下，由硅氧化物的超薄硅层的厚度来确定。通过调整这些参数，可能得到几秒量级的很长的刷新时间。
根据图1和2所示的两个实施例，持久的电荷可存储在浮栅中，并经过半绝缘层漂移。通过以提升的电压对衬底和控制栅偏置，能够得到初始引入的电荷。
此后，对于写、读和刷新操作，电位保持于较低电平，以使电荷持久地保留在存储阵列的浮栅中。图3表示一个实施例，其中，所存储的电荷能从控制栅附近的浮栅区10(图3a)可逆地漂移至衬底附近的浮栅区11(图3b)。
浮栅内的电荷的两个不同的空间位置，分别相应于存储单元的两个逻辑电平“高”和“低”。如果载流子在浮栅内的转移是缓慢的，那么单元中的信息更新就能以非常低的频率进行。经过SRO的传导替代地由包含在硅氧化物中的晶体硅颗粒之间的热发射场控制。在施加电场强度E时，在室温和较高温度下，电流密度J由下式给出：
J＝A*fPfQT2exp(-EB/kBT)exp(+qER/kBT) (1)
这里，
A*是Richardson-Fermi常数；
fP是声子载流子经过载流子区散射的概率；
fQ是在颗粒之间出现贯穿氧化物的隧道的概率；
EB是从载流子看来的壁垒势能，kB是波尔兹曼常数；
T是绝对温度，q是基本电荷，和R是晶体硅颗粒的平均半径。
根据这些假定，利用等式(1)中参数的典型值，在几MV/cm的电场强度下可期望几秒量级的刷新时间。因此，在这种类型的存储器中，能比常规的DRAM刷新时间长几个量级。
利用上述方法，能够形成带有含SRO薄膜绝缘体的MOS电容器。图4表示根据第一实施例形成的MOS电容器12的TEM(透射电子显微镜)垂直断面图，包括硅衬底13，硅氧化物薄层14，SRO薄膜15，第二硅氧化物薄层16，和n+多晶硅栅极17。
在初始阶段，这个器件可通过给控制栅加25V电压，以空穴进行写操作。图5表示对图4 MOS电容器所做的实验测得的电容量对电压(C-V)趋向，表示从逻辑电平“高”至逻辑电平“低”，空穴穿越SRO薄膜的运动，反过来也如此。运动是通过向控制栅轮流施加-11V和+9V电压引起的。在图5中，可逆运动重复了20次，并能解释扭曲的C-V曲线，那是在加上+9V写电压之后测得的。
细看大约是1分钟的曲线C-V的持续时间，空穴穿越SRO层要求大约几分钟量级的时间。因此，对于如图4中所示那样的结构，可以设想刷新时间在分钟的量级。
上述存储单元有几个优点。事实上，利用长的刷新时间，单元可用于低功耗装置。再有，与EEPROM不同，在每次通过从硅衬底向浮栅注入电子垂直射束，或者相反，进行写/抹的周期内，单元隧道式氧化物是不被施压的。这种压力使隧道式氧化物严重恶化，使装置中断操作之前允许在EEPROM中的写/抹周期的最多次数减少。
在本发明的结构中，隧道式氧化物代之的只在写前操作期间被施压，在单元寿命中只进行一次。此外，SRO被认为比硅氧化物更少可能经受施压机制。单个晶体管结构还意味着单元尺寸的减少，可应用于大规模集成。最后，所建议的单元的制造过程已经比DRAM简单了，因为它不含有形成MOS电容器的步骤。