闪存结构及其制作方法 【技术领域】
本发明涉及一种存储器件，尤其涉及一种闪存(Flash memory)结构及其制作方法，闪存结构具自对准(self-align)。背景技术
当计算机微处理器的功能愈来愈强，软件所进行的数据计算也愈来愈庞大，当然内存的需求也就更高了。因此更高集成度的发展意谓着更大容量的内存的产生。当1980年代末期Intel以可电擦可编程只读存储器(Electrically Erasable Programmable ROM，EEPROM)相同的结构发展出“闪存”(Flash memory)时，由于数据可以多次存入，读出与清除，因此成为发展最快速的新一代内存。
非挥发性内存，尤其是闪存，在各种应用中渐增其重要性。在最近几年，闪存的需求已逐渐高于其它内存，因此，如何发展新世代的闪存技术及降低闪存的面积已成为一重要课题。
闪存的结构类似EPROM，也有控制栅和悬浮栅的堆栈栅极，唯一的不同点为在悬浮栅下有一层高品质的薄的穿隧二氧化硅层。当程序写入时，热电子将穿隧(Tunneling)此薄地穿隧二氧化硅层而进入悬浮栅，类似EPROM；当记忆擦除时，只要将控制栅施以负电压即可由冷电子穿隧薄的穿隧二氧化硅层而离开悬浮栅到源极。
虽然闪存的结构和EEPROM相同，但由于其存储擦除机构和EEPROM不尽相同，因此体积要比EEPROM小得多；同时其数据的擦除时间约为1或2秒，也比EPROM用紫外光照射的大约20分钟要快得多。因此可以看出来闪存结合了EPROM和EEPROM两者的优点。
如图1中所示的为依先前技术所制造的闪存，其包括了在P型半导体基底10上，以光阻图案(未标出)定义主动区16。接着，以干式蚀刻法来形成一凹入半导体芯片内深约300-450nm的浅沟道隔离区17(ShallowTrench Isolation，STI)。接着去除光阻图案，并在其上形成一堆栈栅极结构。堆栈栅极包括了穿隧二氧化硅层12，悬浮栅极层13。在薄的穿隧二氧化硅层12和悬浮栅极层13形成之后，接着形成氧化硅/氮化硅/氧化硅(ONO)的绝缘层14，和控制栅极层15。其中，在形成悬浮栅极层13时，需以另一光罩加以定义其位置。因此，在传统的技术中，通常最少会要求两道光罩来形成悬浮栅极层13与主动区16。
假设将电压V加在控制栅极层15上，并使半导体基底10的电压为0时，由于半导体基底10、悬浮栅极层13和控制栅极层15之间呈电容交连(Capacitance Coupling)状态，所以加在悬浮栅极层13上的电压(VFG)可由下列公式算出：VFG=V×C2C1+C2]]>
上式中，C1为半导体基底10与悬浮栅极层13间的交连电容。C2悬浮栅极层13和控制栅极层15间的交连电容。
当闪存的技术将信道长度的尺寸降到0.18μm，甚至0.13μm时，对于先前非使用自对准(self-align)技术的闪存方法，会遭受到悬浮栅极层13与主动区16间的对准问题。另一方面，对以电子由源极注入悬浮栅极的闪存而言，悬浮栅极能覆盖愈多的源极面积或者穿隧二氧化硅层12愈薄，就有愈大的程序化速度，然而减低穿隧二氧化硅层12的厚度会有数据保存时间的问题。
另一方面，当在外加电压为定值的情况下，为了增加悬浮栅极层13上的电压(VFG)，以达到可在最小外加电压情况下来产生穿隧二氧化硅层电流，可利用增加C2的电容值，造成大部分的外加电压均落在悬浮栅极层13上达成，亦即增加悬浮栅极层13和控制栅极层15间的面积。但由于微影蚀刻有其极限尺寸，使得悬浮栅极层间彼此的分隔距离有其临限值。因此若要利用增加面积的方式来加大C2的电容值，由于临限值的限制，造成亦需使用较大面积的浅沟道隔离区17，反而放大了整个闪存面积。虽然，传统上有利用间壁隙方法来克服微影蚀刻的极限尺寸，已进一步降低悬浮栅极层间彼此的分隔距离。但由于其依然要使用微影蚀刻，因此在降低整个闪存面积上仍为有限。
因此如何解决悬浮栅极层13与主动区16间的对准问题，和在不增加整个闪存面积的情况下增加C2的电容值，已成为现今闪存技术所面临的最大课题。
鉴于上述的发明背景中，依传统技术所形成的闪存，由于其悬浮栅极层与主动区间，至少需使用两面不同的光罩来分别形成，因此在进行光罩对准时，常无法作较精确的控制。发明内容
本发明的一目的在于提供一种闪存结构及其制作方法，使用一种自对准式的闪存来解决上述问题。
本发明的另一目的在于提供一种悬浮栅极层结构和其方法，在不牺牲闪存的面积下，提升悬浮栅极层和控制栅极层间的耦合面积，以增加其间的交连电容。
依照本发明所公开的方法，其包含的步骤为首先在半导体基底上形成隔离用的浅沟道隔离区，来分离出主动区。蚀刻所述浅沟道隔离区以形成一凹陷的浅沟道隔离区，再形成一氧化硅层于凹陷的浅沟道隔离区和芯片的表面上。利用非等向性干蚀刻所述氧化硅层，已在主动区的侧边形成间壁隙。利用热氧化法形成薄的穿隧二氧化硅层，然后在穿隧二氧化硅层、间壁隙层与凹陷的浅沟道隔离区表面上形成掺杂的多晶硅层以作为悬浮栅极。接着回填一氮化硅层于此凹陷的浅沟道隔离区中利用热氧化法将未被氮化硅层覆盖的多晶硅层氧化成氧化硅，并以热磷酸溶液蚀刻氮化硅层。以氧化硅层为蚀刻罩幕蚀刻此多晶硅层，来让悬浮栅极彼此分离。接着依序形成氧化硅层、氮化硅层和氧化硅层以完成一ONO结构的介电层，然后在ONO介电层上形成多晶硅掺杂栅极以作为控制栅极，再利用传统的微影和蚀刻方法将堆栈的栅极结构加以蚀刻，以形成字符线，最后再以传统的离子植入方法产生所需的掺杂区作为源极和漏极后而完成此发明。
以此方式所完成的闪存的悬浮栅极，并不需使用微影方法，因此并不会如传统技术一样，由于悬浮栅极层与主动区间，至少需使用两面不同的光罩来分别形成，而常发生对准错误的情形。且本发明的悬浮栅极利用蚀刻沟道隔离区来达成具有凸起的结构，因此若欲提升悬浮栅极层和控制栅极层间的耦合面积，仅需增加蚀刻深度，所以可在不牺牲闪存总面积情形下，增加其间的交连电容。
换言之，本发明公开一种闪存的制作方法，应用于一半导体基底上，其特征在于，所述半导体基底上具有由隔离结构所隔离出的主动区，所述方法至少包含下列步骤：
蚀刻所述隔离结构至一深度，以形成凹陷型隔离结构；
形成共形的第一介电层于所述主动区与所述凹陷型隔离结构上；
蚀刻所述第一介电层，以形成间壁隙于所述主动区侧壁上；
执行热氧化方法以形成穿隧氧化层于所述主动区表面上；
形成共形的掺杂硅层于所述穿隧氧化层与所述凹陷型隔离结构上；
回填一牺牲层于所述凹陷型隔离结构中；
形成氧化层于暴露出的所述掺杂硅层表面上；
以所述氧化层为罩幕，蚀刻所述牺牲层与所述掺杂硅层以暴露出所述凹陷型隔离结构的上表面；
去除所述氧化层；
形成一第二介电层于所述掺杂硅层与所述凹陷型隔离结构的表面上；
形成一导体层于所述第二介电层上；
图案化所述导体层以形成字符线；以及
所述隔离结构为浅沟道隔离区或者场氧化层。
蚀刻所述隔离结构的所述深度约为200至400nm。
所述第一介电层的材料必须与硅具有高蚀刻选择性。
所述掺杂硅层离子植入的剂量则约为1×1018至1×1021cm-3之间。
所述牺牲层具高抗氧化性。
本发明还公开一种闪存结构，形成于一半导体芯片上，其特征在于，所述半导体芯片包含一半导体基底，于所述半导体基底上具有由凹陷型隔离结构所隔离出的岛状主动区，所述结构至少包含：
一间壁隙位于所述主动区侧壁上；
一穿隧氧化层位于所述主动区表面上；
共形的一掺杂硅层覆盖于所述穿隧氧化层与所述间壁隙上，以用为悬浮栅极；
一介电层覆盖于所述掺杂硅层与所述凹陷型隔离结构的表面上；以及
一导体层位于所述介电层上，以用为控制栅。
所述蚀刻所述凹陷型隔离结构的上表面比所述岛状主动区的上表面低约为200至400nm。
所述掺杂硅层的离子掺杂剂量约为1×1018至1×1021cm-3之间。
本发明的前述情况及许多伴随的优点如参考下面的详细叙述，并结合附图之后将更加容易了解。附图说明
图1为半导体芯片的截面视图，例举了依照先前技术所形成的闪存；
图2为依照本发明在一半导体芯片上形成浅沟道隔离的截面视图；
图3为依照本发明在一半导体芯片上形成浅沟道隔离的截面视图；
图4为依照本发明在一半导体芯片上蚀刻浅沟道隔离至一深度的截面视图；
图5为依照本发明在一半导体芯片上形成一共行的第一介电层的截面视图；
图6为依照本发明在一半导体芯片上蚀刻此第一介电层后的截面视图；
图7为依照本发明在一半导体芯片上形成一穿隧氧化层与一共行的掺杂硅层的截面视图；
图8为依照本发明在一半导体芯片上回填一牺牲层的截面视图；
图9为依照本发明在一半导体芯片上进行热方法后的截面视图；
图10为依照本发明在一半导体芯片上蚀刻此牺牲层后的截面视图；
图11为依照本发明在一半导体芯片上蚀刻掺杂硅层后的截面视图；
图12为按本发明在一半导体芯片上形成O/N/O介电层后的截面视图；
图13-1为依照本发明在一O/N/O介电层上形成一导体层的截面视图；
图13-2为半导体芯片的俯视图。图中：
10半导体基底 12二氧化硅层 13悬浮栅极层 14绝缘层
15控制栅极层 16主动区 17浅沟道隔离区
20半导体芯片 22垫氧化层 24氮化硅层 26主动区
28沟道隔离区 30，32氧化硅层
34间壁隙 36穿隧二氧化硅层 38非晶硅或多晶硅层
40氮化硅层 42氧化硅层 44悬浮栅极
46ONO介电层 48多晶硅层 50字符线具体实施方式
在不限制本发明的精神及应用范围之下，以下即以一实施例，介绍本发明的实施；本领域普通技术人员，在了解本发明的精神后，当可应用本发明的方法用于各种不同的闪存方法上，来消除传统上由于悬浮栅极层与主动区间，至少需使用两面不同的光罩来分别形成，以致于在进行光罩对准时常发生对准错误的缺点。同时，本发明的闪存结构，可在不牺牲闪存总面积情形下，提高悬浮栅极层和控制栅极层间的耦合面积，以增加其间的交连电容。本发明的应用当不仅限于以下所述的实施例。
如发明背景所述，当在外加电压为定值的情况下，为增加悬浮栅极层上的电压(VFG)，可以增加悬浮栅极层和控制栅极层间的交连电容来达成，即增加悬浮栅极层和控制栅极层间的面积。但由于微影蚀刻有其极限尺寸，使得悬浮栅极间彼此的分隔距离有其临限值。当组件信道由0.18μm再降至0.13μm或更小，势必要采取另一种闪存结构来解决上述的问题。因此，本发明即是针对上述的问题提供一利用浅沟道隔离的方法中多制造一些耦合面积的方法，以达到增加悬浮栅极层和控制栅极层间的交连电容的目的。
由于闪存的方法包含许多已知的技术，例如为人所熟知的微影屏蔽和蚀刻方法，因此许多步骤将不在此详述。
本发明的细节内容可参考附图来加以详细说明。如图2所示的横截面示意图，首先，在一半导体芯片(例如硅芯片)20的上表面以热氧化方法形成垫氧化层22，以缓和接着沉积的氮化硅层24的应力。接着，以光阻图案(未图标)定义主动区26。接着，以干式蚀刻法来形成一凹入半导体芯片内深约300-450nm的沟道隔离区28。先去除光阻图案(未图标)，之后，再以化学气相沉积法，沉积另一氧化硅层30。并填满沟道隔离区28。次以氮化硅层24为终止层进行化学机械研磨方法。随后，如图3以热磷酸蚀刻氮化硅层24。再以HF溶液蚀刻垫氧化层22。上述的沟道隔离区28也可以区域氧化法形成的场氧化层代替的。
随后，为达到本发明的增加悬浮栅极层和控制栅极层间的耦合面积。如图4所示的横截面示意图。利用一氟化碳(CF4)电浆来执行氧化硅层30的选择性干式蚀刻，以除去部分的氧化硅层30，来形成一凹陷的浅沟道隔离区。蚀刻的深度约为200至400nm，端视所欲增加的悬浮栅极层和控制栅极层间的耦合面积。
如图5所示，接着在主动区26和凹陷的浅沟道隔离区28的表面上沉积一层共形(conformal)的介电层，其中所述介电层必须与硅层具有高蚀刻选择比。介电层32一般为氧化硅层32，其厚度约为400至1000埃。接着，参阅图6，覆盖有氧化硅层32的芯片，将被放入干蚀刻机，以非等向性的蚀刻方式(Anisotropic Etch)，形成如图6所示的间壁隙(Spacer)34。进行如传统栅极间壁隙的蚀刻。此步骤，主要是利用干蚀刻的非等向性，将大部分沉积在芯片上的氧化硅层32，以其所沉积的厚度为基准来加以去除，因为位于主动区26侧壁上的氧化硅层32厚度较其它部分为高，因此在非等向性干蚀刻后，部分位于主动区26侧壁上的氧化硅层32将不会完全被去除，形成如图6所示的间壁隙(Spacer)34。
接着请参考图7所示的横截面示意图，一氧化硅层在主动区26的表面上形成以作为穿隧二氧化硅层36。在一实施例中，此穿隧二氧化硅层36是利用氧气环境在温度800到1000℃之间热生长氧化物而形成。并且此穿隧二氧化硅层36的厚度可以经由压力和时间的控制而轻易的到达所需的厚度，在一实施例中，穿隧二氧化硅层36的厚度大约在80至100埃之间。
仍参阅图7，接着一非晶硅或多晶硅层38以共行的方法沉积在芯片的表面。非晶硅或多晶硅层38可利用传统的化学气相沉积法(CVD)而形成，同时也可利用其它的已知方法加以形成。此一掺杂的非晶硅或多晶硅层38厚度约为200到800埃之间。在闪存中，此非晶硅或多晶硅层38因为未和其它的导体连接而称为悬浮栅极。同时此悬浮栅极可用来储存电荷。
再一次参阅图7，在非晶硅或多晶硅层38形成之后，利用N型或P型杂质进行离子植入到此非晶硅或多晶硅层38的中。在一较佳实施例中，植入能量约在5至30KeV之间，植入的剂量则约为1×1018至1×1021cm-3。
请参考图8所示的横截面示意图，再重新以化学气相沉积法(CVD)，沉积一氮化硅层40于凹陷的浅沟道隔离区中作为牺牲层，接着再以蚀刻法或化学机械研磨法(Chemical Mechanical Polish，CMP)，将超出沟道的部分去除。使用氮化硅作为回填材料最主要的原因是因为氮化硅层具有很好的抗氧化性，以于其后的氧化方法中，不会形成氧化硅层于其上。
请参考图9所示的横截面示意图。以高温的热氧化法，形成厚约100至300埃的氧化硅层42。由于氮化硅层具有很好的抗氧化性，因此不会形成氧化硅层42于其上。接着，请参考图10所示的横截面示意图，例如可以使用热磷酸溶液把氮化硅层40蚀刻掉。
请参考图11所示的横截面示意图。利用沉积于多晶硅层38上的氧化硅层42为罩幕，以非等向性的蚀刻方式(Anisotropic Etch)，将未被氧化硅层42所覆盖的多晶硅层进行非等向性的干蚀刻，形成彼此分离的悬浮栅极44。此时所形成的悬浮栅极44已自对准于主动区26，换句话说，使用本发明的方法于形成悬浮栅极44时，并不像传统方法般，需再进行一道微影方法，因此可消除悬浮栅极44与主动区26间的对准错误问题。接着，再将沉积于多晶硅层38上的氧化硅层42移除，此移除的方法可以干蚀刻法或利用氢氟酸溶液进行。
请参考图12所示的横截面示意图。接着以氧化层-氮化层-氧化层(ONO)的方式形成一介电层46。在ONO的方法中，先以高温的热氧化方法先形成ONO介电层46的底层氧化硅层。此底层氧化硅层的厚度最好在大约40至120埃之间。接着再次利用传统的低压化学气相沉积法(LPCVD)将氮化硅层沉积于底层氧化硅层的上，并再以热氧化或类似的方法将顶层氧化硅层形成于氮化硅层的上而构成完整的ONO介电层46。此氮化硅层的厚度最好在大约60-120埃之间，而顶端氧化硅层的厚度则为20-80埃之间。
请参考图13-1所示的横截面示意图。一导体层48在ONO介电层46的上形成。此导体层48也以传统的化学气相沉积法(CVD)或者其它适当的方法所形成。在一实施例中，其形成厚度大约在1000-3000埃之间。导体层48乃选自掺杂多晶硅、掺杂非晶硅或硅化金属层。其中此硅化金属层可由掺杂的多晶硅和硅化钨所组成。此导体层48亦可称为控制栅极，用来控制数据的存取。
仍请参照图13-1所示的横截面示意图。接着，使用一覆盖处预定字符线的光阻图案(图中未展示出)覆盖所有区域来定义出字符线，并利用传统的蚀刻方法将多晶硅层48加以蚀刻而形成字符线50，如图13-2所示。图13-2对应沿b-b’方向所视的俯视图，其中图号50代表所定义出的字符线。
然后仍请参考图13-2所示沿b-b’的俯视图。以另一暴露源极/漏极区的光阻图案(图中未展示出)，在主动区26内定义出源极/漏极区。再施以n+(若为N型基板则为或P+)离子布植，n型杂质是选自砷和磷所组成的族群之一。能量和剂量分别约为20-60keV和1×1014至1×1016/cm2。最后去除光阻图案，即完成本方法。
本发明的自对准闪存方法具有下述优点，由于利用本发明的方法来形成悬浮栅极，并不需使用微影方法，因此并不会如传统技术般，由于悬浮栅极层与主动区间，至少需使用两面不同的光罩来分别形成，而常发生对准错误的情形。另一方面，经由本方法所完成的闪存结构，由于在主动区26的两旁具有间壁隙34，这些间壁隙34主要是用来降低主动区26与悬浮栅极44间的交连电容。
本发明的悬浮栅极44具有凸起的结构，他是利用蚀刻沟道隔离区28来达成，所以若欲提升悬浮栅极层和控制栅极层间的耦合面积，仅需增加蚀刻深度，因此可在不牺牲闪存总面积情形下，增加其间的交连电容。
如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。