形成半导体存储器阵列的方法及由此制造的存储器阵列 【技术领域】
本发明涉及一种形成浮栅存储单元的半导体存储器阵列的自对准方法。本发明还涉及一种前述类型地浮栅存储单元的半导体存储器阵列。
背景技术
在现有技术中公知使用浮栅在其上存储电荷的非易失半导体存储单元以及形成在半导体衬底中的这种非易失存储单元的存储器阵列。典型地，这种浮栅存储单元已经是分裂栅型或叠栅型。
半导体浮栅存储单元阵列的可制造性所面临的问题之一是诸如源、漏、控制栅和浮栅的各种构件的对准。随着半导体加工集成的设计规则减少，减少最小光刻轮廓、对精确对准的需要变得非常关键。各种部分的对准也决定制造半导体产品的成品率。
自对准在现有技术中是公知的。自对准是指加工一步或多步涉及一种或多种材料使得在该步加工中轮廓自动相对彼此对准的行为。因此，本发明使用自对准技术以实现制造浮栅存储单元型的半导体存储器阵列。
对于收缩存储单元阵列的尺寸以使单个晶片上的存储单元数量最大化存在恒定的需要。成对地形成存储单元，其中每对共享单个源区并且单元的相邻对共享公共漏区，以减少存储单元阵列的尺寸，是公知的。但是，典型地保留大的阵列区域用于位线到漏区的连接。位线区域常常由存储单元对之间的接触开口、与字线间隔的接触占据，位线区域强烈地取决于光刻技术代、接触对准和接触完整性。此外，保留显著的空间用于字线晶体管，其大小由光刻技术代和结定标设定。
典型地，将浮栅形成为面对控制栅具有锋利的边缘以增强Fowler-Nordheim隧穿，该隧穿用于在擦除操作中将电子移出浮栅。锋利的边缘典型地通过以不均匀方式氧化或局部刻蚀浮栅多晶硅(poly)的顶部表面形成。然而，随着浮栅尺寸变小，该锋利的边缘可更难以这种方式形成。
同样存在对于改善存储单元阵列的编程效率的需求。在常规编程方案中，沟道区中的电子在平行于浮栅的路径中流动，其中较少量的热电子被注入浮栅。估计的编程效率(注入的电子数与电子总数相比)估计为约1/1000。
在衬底的非平面部分上形成存储单元元件是已知的。例如，美国专利No.5,780,341(Ogura)公开了大量包括形成在衬底表面中的台阶沟道的存储器件结构。虽然台阶沟道的目的是将热电子更有效地注入到浮栅上，这些存储单元设计在以下方面仍存在不足，难于对存储单元元件的尺寸和形成以及对有效和可靠的操作所需的必要工作参数进行优化。
存在对具有显著的单元尺寸减小而不损害浮栅存储器的功能性或可靠性的非易失、浮栅型存储单元阵列的需求。
【发明内容】
通过提供一种形成具有减小尺寸的存储单元的自对准方法并通过提供一种新颖的浮栅结构，以及由此形成的存储单元阵列，本发明解决了上述问题。
本发明是一种电可编程和可擦除存储器件，它包括具有第一导电类型的半导体材料的衬底和表面，形成在衬底上的基本上相互平行并沿第一方向延伸的分开的隔离区，每对相邻的隔离区之间具有有源区。每个有源区包括多个存储单元。每个存储单元包括形成在衬底中的并具有第二导电类型的第一和第二分开的区，其间在衬底中规定的沟道区具有第一和第二部分，导电浮栅具有在其近端以非线性方式接合在一起的第一和第二延长部分，其中浮栅第一部分沿沟道区第二部分延伸并与其绝缘，用于控制沟道区第二部分的导电性，并且其中浮栅第二部分定位为与第一区电容耦合，并且导电控制栅布置为与沟道区第一部分相邻并与其绝缘，用于控制沟道区第一部分的导电性。
在本发明的另一方面中，形成半导体存储单元的阵列的方法包括以下步骤：在第一导电类型的半导体衬底中形成第二导电类型的多个第一和第二分开的区，具有分别在第一区之一和第二区之一之间在衬底中规定的多个沟道区，其中每个沟道区包括第一部分和第二部分，并且其中衬底具有表面，形成分别具有在其近端以非线性方式接合在一起的第一和第二延长部分的多个导电浮栅，其中每个浮栅第一部分形成为沿沟道区第二部分之一延伸并与其绝缘，用于控制该一个沟道区第二部分的导电性，并且其中每个浮栅第二部分定位为与第一区之一电容耦合，并且形成分别布置为与沟道区第一部分之一相邻并与其绝缘的多个导电控制栅用于控制该一个沟道区第一部分的导电性。
借助于对说明书、权利要求书和附图的评论，本发明的目的和特征将变得明了。
【附图说明】
图1A-1K是依次示出在形成本发明的非易失浮栅存储单元的阵列中，加工半导体结构的步骤的半导体结构的横截面图。
图1L是示出通过本发明的工艺形成的有源区和无源区、及其与源和位线的交叉点的顶视图。
图1M是示出加工通过本发明的工艺形成的有源区的后续步骤的横截面图。
图1N是示出加工通过本发明的工艺形成的无源区的横截面图。
图2A是示出通过本发明的工艺形成的有源区和无源区、及其与源和位线的交叉点以及位带注入区的顶视图。
图2B是本发明的包括位带注入区的第二沟槽之一的横截面图。
图3是本发明的存储单元阵列的示意图，具有示意地示出为垂直栅的形成在沟槽侧壁区域中的控制栅晶体管部分。
图4A-4G是依次示出在形成本发明的浮栅存储单元的非易失存储器阵列中，图1G半导体结构的第一替换工艺的步骤的半导体结构的横截面图。
图5A-5E是依次示出用图4A-4G示出的第一替换工艺加工隔离区的步骤的半导体结构的横截面图。
图6A-6D是依次示出在形成本发明的浮栅存储单元的非易失存储器阵列中，图1D半导体结构的第二替换工艺的步骤的半导体结构的横截面图。
图7A-7F是依次示出在形成本发明的浮栅存储单元的非易失存储器阵列中，用于半导体结构的第三替换工艺的形成隔离区的步骤的半导体结构的横截面图。
图8A-8E是依次示出在图7F中示出的半导体结构的第三替换工艺实施例中的步骤的半导体结构横截面图。
图9A-9C是依次示出第三替换工艺实施例中各步骤的半导体结构的隔离区的横截面图。
图10A-10F是依次示出图7F中示出的半导体结构的第四替换工艺实施例中的步骤的半导体结构的横截面图。
【具体实施方式】
图1A-1K中图解说明了本发明的方法，以优选为P型的且本领域公知的半导体衬底10开始。下面说明的各层的厚度将取决于设计规则及工艺技术代。这里所说明的是0.11微米工艺。但是，本领域技术人员将理解，本发明既不限于任何特定的工艺技术代，也不限于下面说明的任何工艺参数中的任何特定值。
如图1A所示，通过任何公知的淀积技术(例如化学气相淀积-CVD)将具有厚度约1000-2000的诸如氮化硅(下面称为“氮化物”)的绝缘材料的较厚层12形成在衬底10上。通过在氮化物层12上涂敷光致抗蚀剂(掩模)材料，然后进行掩蔽步骤以从选定的平行条纹区去除光致抗蚀剂材料，在氮化物层12上形成多个平行的第一沟槽14。各向异性氮化物腐蚀用于去除带状区域中氮化物层12的露出部分，留下向下延伸到并露出部分衬底10的第一沟槽14。然后穿过结构的表面进行适当的离子注入以在第一沟槽14底部露出的衬底部分中形成第一区(源区)16。源区16沿自对准于第一沟槽14的平行线延伸。图1A示出所得到的结构，具有氮化物12的块之间规定的沟槽14。
然后在该结构上淀积多晶硅(下文称为“多晶硅”(poly))的层18，它填充沟槽14，如图1B所示。平面化多晶硅刻蚀工艺(例如化学机械抛光-CMP)用于向下刻蚀多晶硅层18甚至到氮化物块12，氮化物块用作刻蚀阻挡。图1C示出得到的结构，其中多晶硅块18由氮化物块12分开。
然后该结构进行热氧化处理，这在多晶硅块18的露出的顶部表面上形成一层二氧化硅20(下文称为“氧化物”)，如图1D所示。随后进行氮化物刻蚀处理以去除氮化物块12，留下在多晶硅块18之间规定的并向下延伸到衬底10的第二沟槽22。随后进行热氧化工艺以在多晶硅块18和衬底10的露出的表面上(第二沟槽22内部)形成薄氧化物层24。图1E示出得到的结构。
接着，在该结构上形成薄多晶硅层26，如图1F所示。多晶硅层26的厚度(例如30-500)确定用于最终存储单元器件的浮栅的最后厚度。然后沿第二沟槽22的侧壁表面形成绝缘隔离物30。隔离物的形成在现有技术中是公知的，并涉及在结构的轮廓上淀积一种材料，继之以各向异性刻蚀工艺，由此从该结构的水平表面去除该材料，而该材料大部分完整地保留在该结构的垂直取向的表面上。隔离物30可由任何介电材料形成，诸如氧化物、氮化物等。在本实施例中，绝缘隔离物30由氧化物形成，通过在整个结构上淀积厚氧化物层28(例如，～1000厚)(如图1G所示)，随之以各向异性氧化物刻蚀工艺，诸如公知的反应离子刻蚀(RIE)，以去除隔离物30之外的淀积的氧化物层28，如图1H所示。
然后进行多晶硅刻蚀以去除多晶硅层26的露出部分(即未由氧化物隔离物30保护的那些部分)。然后进行受控的氧化物刻蚀以去除第二沟槽22底部处的氧化物层24的露出部分，留下氧化物隔离物30之间露出的衬底10的部分。该氧化物刻蚀也消耗了一些氧化物层20和氧化物隔离物30。得到的结构如图1I所示。
硅刻蚀工艺用于去除衬底10在第二沟槽22的底部且在氧化物隔离物30中间留下的露出部分。该刻蚀工艺将第二沟槽22向下延伸进入衬底10(优选向下到约一个特征尺寸深的深度，例如0.11μm技术的约0.11μm)，此处在衬底10中形成的第二沟槽22的较低部分22a具有相当于氧化物隔离物30的间隔(在第二沟槽22的较上部分22b)的宽度。穿过该结构的整个表面再次进行适当的离子注入。该离子注入在衬底10中在第二沟槽22的下方形成第二区32(埋入的位线漏区)。接着是热氧化工艺，这在第二沟槽22的露出的衬底侧壁上形成氧化物层34，并在多晶硅层26的露出的端部上形成氧化物层36。得到的结构如图1J所示。如后所述，氧化物层36形成具有允许Fowler-Nordheim隧穿通过的厚度的栅氧化物材料。该栅氧化物也可以使用热生长和淀积的氧化物形成。
接着在该结构上淀积厚多晶硅层40，填充第二沟槽22，如图1K所示。多晶硅层40可通过离子注入或通过原位工艺掺杂。通过在该结构上淀积金属，诸如钨、钴、钛、镍、铂或钼，然后对该结构退火以允许热金属流动并渗入多晶硅层40的顶部来形成多晶硅/难熔金属硅化物(polycide)的导电层，可以在多晶硅层40的顶上形成金属化的硅(多晶硅/难熔金属硅化物)的任选层(未示出)。
至此，用一个掩蔽步骤形成了图1K示出的结构，第二沟槽22沿一个方向延伸。以下述方式形成与第二沟槽22的一个方向相交延伸并与其垂直的平行有源和无源带状区域。光致抗蚀剂材料涂敷到图1K中示出的结构，并进行掩蔽步骤以将光致抗蚀剂材料从平行条纹42选择地去除，如图1L所示。该掩蔽步骤规定了交替地平行有源区44(其中形成存储单元)和无源隔离区46(其中不形成存储单元)。然后进行一系列的刻蚀工艺，这不影响有源区44(由光致抗蚀剂材料保护)。首先，进行(干法)多晶硅刻蚀以去除无源区46中露出的多晶硅层40，继之以氧化物刻蚀以从无源区46去除氧化物层20/34/36和隔离物30。随后是受控的多晶硅刻蚀，这去除无源区46中的多晶硅层26(并消耗少量多晶硅块18)。去除有源区48中的光致抗蚀剂材料后，厚氧化物淀积步骤用厚氧化物层48覆盖有源区和无源区44/46。氧化物CMP平面化工艺用于平面化氧化物层48的顶部表面。图1M示出最后的有源区结构，图1N示出最后的无源区结构。
图2A说明得到的存储单元阵列的顶视图，存储单元阵列包括交替的有源区44和无源区46的行，交替的源极引线区50(它包括源区16和电连接到其上的多晶硅块18)和形成在沟槽22下方的漏区32(也称为位线区)，它们沿与有源区和无源区44/46相交的列方向延伸。
如图2A和2B所示，在阵列的一个边缘，形成位线带注入区域54，其中第二(埋入的位线)区32上升到硅衬底10的表面。有几种方式来形成第二区32的上升部分。一掩模用于覆盖除第二区32的埋入部分和表面部分之间的缝隙之外的结构。进行注入步骤，其中选择注入能量以使被注入的区域与第二区32的埋入部分和表面部分接合。或者，大角度注入可用于形成沟槽22底部的第二区32，这也将建立直到衬底表面的第二区32的上升部分。
在衬底10上形成接触56(例如金属)以与第二(埋入的位线)区32的上升部分形成电接触。优选通过在整个结构上淀积钝化物，如BPSG58，形成接触56。进行掩蔽步骤以在第二(埋入的位线)区32的上升部分上规定刻蚀区域。在掩蔽的区域中选择地刻蚀BPSG 58以建立接触开口，然后该开口可通过金属淀积和平面化深腐蚀用导体金属56填充。通过在BPSG 58上的金属掩蔽添加位线连接体60以连接到接触56。也以同样的方式在一个或多个无源区46中形成金属接触62以与源极引线区50接触，这包括氧化物刻蚀以去除布置在多晶硅块18上的部分氧化物层48。应注意，带注入区域可形成在存储器阵列的端部，和/或在整个存储单元阵列的一个或多个中间位置。
图3是由上述工艺形成的存储单元阵列的示意性电路图。存在沿行和列布置的多个存储单元64。字线(WL1，WL2，WL3，…WLn+1)的行对应于沿有源区44的行长度方向延伸的(WL)多晶硅层40的条纹。位线(BL1，BL2，…)和源极引线(SL1，SL2，…)的交替的列分别对应于埋入的位线区32和源极引线区16(和连接到那里的多晶硅块18)，穿过有源区44的行形成在衬底中。
图1M说明形成在有源区44中的存储单元64的最后结构。第一和第二区16/32形成每个单元的源和漏(虽然本领域技术人员已知，在工作中源和漏可被开关)。第一区16(具有连接到那里的多晶硅块18)和第二区32也可被分别称为源极引线和位线，只要它们连续地延伸穿过全部的有源区和无源区。L形多晶硅层26构成浮栅，多晶硅层40布置在第二沟槽22中和浮栅26上的部分构成每个存储单元的控制栅。每个存储单元的沟道区66是在源和漏16/32中间的衬底的表面部分。每个沟道区66具有基本上以直角接合在一起的两个部分，其中垂直部分67沿(被填充的)第二沟槽22的垂直壁延伸，水平部分68在第二沟槽22和源区16之间延伸。
每个浮栅26由L形多晶硅薄层形成，它包括一对正交取向的在它们的近端处接合在一起的延长部分26a/26b。浮栅部分26a基本上平行于衬底表面地延伸并与其绝缘。浮栅部分26b基本上平行于多晶硅块18的垂直表面延伸并与其绝缘。每个浮栅部分26a/26b具有终止在薄尖部的远端，它直接面向相邻控制栅40的不同部分，于是为控制栅40提供用于Fowler-Nordheim隧穿的两条分开的线。只要多晶硅层26薄，这些尖端就有效地锋利，并通过用于形成氧化物36的短的氧化步骤甚至变得更薄。
如图1M所示，本发明的工艺形成互为镜像的存储单元对，其中存储单元64形成在共享公共位线区32的第二沟槽22的每侧上。类似地，每个源极引线区16共享在来自不同的存储单元镜像组的相邻的存储单元之间。对于每个有源区，多晶硅层40沿控制栅延伸并形成用于该有源区中的所有存储单元的该控制栅。
存储单元工作
现在说明存储单元的工作。这种存储单元的工作及其工作原理在美国专利No 5,572,054中有所说明，其对于具有浮栅和控制栅、浮栅到控制栅的隧穿的非易失存储单元，及由此形成的存储单元的阵列的工作及工作原理的公开内容在此引用以供参考。
为了最初擦除在任何给定的有源区44中的选定的存储单元64，地电位施加到其源16和漏32。高正电压(例如，约+12V)施加到控制栅40。浮栅26上的电子通过Fowler-Nordheim隧穿机理，从浮栅部分26a/b的远端，被引导隧穿通过氧化物层36，到控制栅40，在浮栅26留下正电荷。隧穿通过浮栅部分26a/26b的尖端的锋利得以增强。应注意，由于控制栅40沿有源区44的长度延伸，选定的有源区44中的存储单元64的整个行被“擦除”。
当选定的存储单元64希望被编程时，小电压(例如0.5-1.0V)被施加到其漏区32。由控制栅40规定的MOS结构的阈值电压附近的正电压电平(例如近似约+1.8V)被施加到其控制栅40。正高电压(例如约5-9V)被施加到其源区16。由漏区32产生的电子将通过沟道区66的深耗尽垂直部分67流向源区16。随着电子到达沟道区水平部分68，它们将遇见浮栅部分26a的高电位(因为浮栅部分26b强烈地电压/电容地耦合到电连接到源区16的荷正电的多晶硅块18)。电子将加速并被加热，大多数电子被注入并通过绝缘层24到达浮栅26。地电位或Vdd(取决于器件的电源电压约1.2-3.3V)被分别施加到不包括选定的存储单元64的存储单元列的源区16和漏区32，并施加到不包括选定的存储单元64的存储单元行的控制栅40。于是，只有选定的行和列中的存储单元64被编程。
电子到浮栅26上的注入将继续，直到浮栅部分26a上的电荷的减少不再能够维持沿水平沟道区部分68的高表面电位以产生热电子。此时，浮栅26中的电子或负电荷将减少从漏区32到浮栅26上的电子流。
最后，为了读选定的存储单元64，地电位被施加到其源区16。读电压将被施加到其漏区32(例如约+1V)和其控制栅40(取决于器件的电源电压例如约1.2-3.3V)。如果浮栅26荷正电(即，浮栅电子放电)，则沟道区66的水平部分68(直接位于浮栅26的下方)接通。当控制栅40升高到读电位时，沟道区66的垂直部分67(直接邻近控制栅40)也接通。于是，整个沟道区66将被接通，使电子从源区16流到漏区32。这将是“1”状态。
另一方面，如果浮栅26荷负电或中性的，则沟道区66的水平部分68(直接位于浮栅26a的下方)或者弱接通或者完全关断。即使当控制栅40和漏区32升高到读电位，很少或没有电流流过沟道区66的水平部分68。在这种情况下，或者与“1”状态相比电流非常小或根本不存在电流。以这种方式，存储单元64被读出在“0”状态编程。地电位被施加到源区/漏区16/32，和未被选定的行和列的控制栅44，即只读被选定的存储单元64。
存储单元阵列包括外围电路，外围电路包括常规的行地址解码电路、列地址解码电路、读出放大器电路、输出缓冲器电路和输入缓冲器电路，这些电路在现有技术中是公知的。
本发明提供一种具有减小的尺寸和优异的编程效率的存储单元阵列。存储单元尺寸被显著减小，因为位线区32被埋在衬底10的内部并与第二沟槽22自对准，其中没有由于光刻代、接触对准和接触完整性的限制而浪费空间。通过将沟道区66的垂直部分67“瞄准”浮栅26，编程效率得以极大地提高。在常规编程方案中，沟道区中的电子在平行于浮栅的路径中流动，其中较少量的电子变热并注入到浮栅上。估计的编程效率(注入的电子数与电子总数相比)估计为约1/1000。但是，因为沟道区的第一部分规定了直接“瞄准”在浮栅的电子路径，本发明的编程效率估计改善一个或几个数量级，其中几乎所有的电子都被注入到浮栅上。
同样借助本发明，紧靠第二沟槽22的侧壁形成的控制栅区可分别对传导性和抗穿通性优化而不影响单元的尺寸。通过将具有第一导电类型(例如N型)的源区嵌入具有不同于第一导电类型的第二导电类型(例如P型)的阱中，并使用不影响存储单元的传导性的表面下注入，源区16和埋入的位线区32之间的穿通抑制可被优化。此外，将源区16和位线区32垂直地且水平地分开能够使可靠性参数的优化更容易而不影响单元的尺寸。
本发明的L型浮栅结构同样提供很多优点。因为浮栅部分26a/26b由多晶硅材料的薄层制成，其尖端是窄的并且增强了到控制栅40的Fowler-Nordheim隧穿。不需要强的热氧化步骤以形成用于增强隧穿的锋利的边缘。只要垂直浮栅部分26b和多晶硅块18附近电连接到源区16(仅由薄氧化物层24分开)，还存在每个浮栅26和相应的源区16之间的增强的电压/电容耦合比。同时，只要由氧化物隔离物30提供绝缘，在浮栅26和控制栅多晶硅40之间存在较低的电压/电容耦合比。由于浮栅部分26a/26b的锋利尖端不使用氧化工艺形成，浮栅多晶硅可被重掺杂，允许浮栅26的尺寸进一步按比例缩小。最后，只要不需要提供浮栅26与源区16的垂直重叠用于其间所需的编程电压/电容耦合，整个存储单元的尺寸可被进一步按比例缩小。
第一替换实施例
图4A-4G和5A-5E说明了用于形成类似于在图1M中说明的存储单元结构的第一替换工艺。该第一替换工艺以与图1G中所示的相同的结构开始，除在该结构上淀积氮化物70替代氧化物28之外，如图4A所示。
随后进行平面化氮化物刻蚀(例如CMP)，向下刻蚀氮化物70甚至到多晶硅层26的顶部(使用多晶硅层26作为刻蚀停止)，留下布置在氧化物块20上的多晶硅层26的露出的部分。接着是热氧化步骤，这氧化多晶硅层26的露出的部分，如图4B所示。在通过氮化物刻蚀去除氮化物层70后，在该结构上淀积附加的氮化物，随之以各向异性氮化物刻蚀，去除除沿第二沟槽22的侧壁的氮化物隔离物72之外的所有氮化物。得到的结构如图4C所示。
至此，用一个掩蔽步骤形成图4C所示的结构，其中第二沟槽22沿一个方向延伸。此时，如下所示形成有源区和无源区。在图4C所示结构上涂敷光致抗蚀剂材料，进行掩蔽步骤以选择地从平行条纹去除光致抗蚀剂材料。该掩蔽步骤规定了交替平行的由光致抗蚀剂覆盖的有源区44(其中形成有源存储单元)和未由光致抗蚀剂覆盖的无源隔离区46(其中不形成有源存储单元)。随后进行氮化物刻蚀，这从隔离区46而不从有源区44(由光致抗蚀剂材料保护)去除氮化物隔离物72(如图5A所示)。然后去除光致抗蚀剂材料，得到的有源区结构如图4C所示，而得到的无源隔离区46如图5A所示。
接着，然后进行各向异性多晶硅刻蚀和受控的各向异性氧化物刻蚀，以去除有源区44中在第二沟槽22底部(即在隔离物72之间)多晶硅层26和氧化物层24的露出部分，留下露出衬底10的部分。通过该氧化物刻蚀同样消耗少部分氧化物层20。然后，硅刻蚀工艺用于去除在第二沟槽22底部和在氮化物隔离物72中间露出的衬底10的部分。该刻蚀工艺将第二沟槽22向下延伸进入衬底10(例如，向下到约一个特征尺寸深的深度，例如0.11μm技术的约0.11μm深)其中形成在衬底10中的第二沟槽22的下部22a具有对应于第二沟槽22的上部22b中的氮化物隔离物72的分开间隔的宽度。得到的有源区结构如图4D所示。在无源区46中，上述多晶硅和氧化物刻蚀整个地去除多晶硅层26以及第二沟槽22底部的氧化层24。硅刻蚀沿第二沟槽22进入衬底，如图5B所示。
接着进行热氧化工艺，这在有源区和无源区44/46中的第二沟槽22的露出的衬底侧壁上形成氧化物层74，并在有源区44中的多晶硅层26的露出的端部上形成氧化物层76(意在锋利这些多晶硅层的端部)，如图4E和5C所示。如后所述，氧化物层76具有允许Fowler-Nordheim隧穿通过的厚度。接着在有源区和无源区结构上淀积厚多晶硅层，填充第二沟槽22。随后进行各向异性多晶硅刻蚀，去除除沟槽22中的多晶硅块78以外淀积的多晶硅层(例如使用氧化物块20作为刻蚀停止的CMP多晶硅刻蚀)。之后定时的多晶硅刻蚀用于使多晶硅块78低于氧化物块20。多晶硅块78可用离子注入或原位工艺掺杂。然后在该结构上淀积氮化物，随之以各向异性氮化物刻蚀以去除除氮化物隔离物80之外淀积的氮化物，该氮化物隔离物形成在多晶硅块78上并紧靠第二沟槽侧壁的上部，留下部分多晶硅块78露出。得到的有源区结构如图4F所示，得到的无源区结构如图5D所示。
之后的各向异性多晶硅刻蚀用于去除多晶硅78露出的部分(在隔离物80之间)，如图4G和5E所示。该多晶硅刻蚀将第二沟槽22穿过多晶硅块78向下延伸到氧化物层74，在每个第二沟槽22中留下一对相对的多晶硅层82。借助由掩蔽材料保护的隔离区域，然后进行离子注入以仅在有源区中形成第二沟槽22下方的并在多晶硅层82之间的衬底中的第二(漏)区32。在去除掩蔽材料之后，通过氧化物淀积和各向异性刻蚀，沿第二沟槽22的侧壁形成氧化物隔离物84，这在第二沟槽22的底部留下露出的衬底10的漏区32。得到的有源区和无源区结构如图4G和5E所示。
然后进行公知的后端加工以完成存储器阵列，它包括在该结构上形成绝缘材料，并形成延伸穿过绝缘材料的金属电接触，并制成与漏区32电接触。
图4G说明形成在有源区44中的存储单元64的最后结构，除几个显著的差异外，该结构与图1M所示实施例的结构相同。当L形多晶硅层26构成浮栅时，多晶硅层82构成每个存储单元的控制栅。控制栅82形成为在与隔离区和有源区46/44相交的行方向延伸的连续形成的控制线，其中每个控制线将该行存储单元(每个有源区一个)中的所有控制栅连接在一起。每个浮栅26由L形多晶硅薄层形成，它包括在其近端接合的一对正交取向的延长部分26a/26b。浮栅部分26a基本上平行于衬底表面地延伸并与其绝缘(用于接通沟道区部分68)。浮栅部分26b基本上平行于多晶硅块18的垂直表面延伸并与其绝缘(用于其间的强电压/电容性耦合)。浮栅部分26a具有终止在薄尖部的远端，它直接面向相邻的控制栅82并与其绝缘(用于穿过氧化物层76的其间的Fowler-Nordheim隧穿)。绝缘隔离物72减少浮栅26和控制栅82之间的电压/电容性耦合。漏区32可以比第二沟槽22的宽度窄，使沟道区66具有在第二沟槽22下方并在漏区32和沟道区垂直部分67之间的第二水平部分69。最后，第二沟槽22可用金属接触填充，位线将每个有源区中的所有漏接触连接在一起。
第二替换实施例
图6A-6D说明了用于形成类似于在图1M中示出的存储单元结构的第二替换工艺，除控制栅不延伸进入衬底并且沟道区为线性之外。该第二替换工艺以与图1D所示相同的结构开始(图6A再次示出)。
氮化物刻蚀用于去除氮化物块12并形成多晶硅块18之间的第二沟槽22。然后用氮化物淀积和各向异性深腐蚀工艺沿第二沟槽22的侧壁形成氮化物隔离物88。另一氮化物淀积和各向异性深腐蚀工艺用于形成沿氮化物隔离物88的氮化物隔离物90。然后用适当的离子注入在第二沟槽22底部并在氮化物隔离物90之间在露出的衬底中形成第二(漏)区32。得到的结构如图6B所示。
接着，氮化物刻蚀用于从第二沟槽22去除氮化物隔离物88/90。随后进行热氧化工艺，用于在多晶硅块18和衬底10(第二沟槽22内部)露出的表面上形成氧化物薄层24。接着在该结构上形成薄多晶硅层26，其厚度(例如30-500厚)确定用于最终存储单元器件的浮栅的最后厚度。然后通过氧化物淀积和各向异性刻蚀工艺沿第二沟槽22的侧壁形成绝缘隔离物30。得到的结构如图6C所示。
然后进行多晶硅刻蚀以去除多晶硅层26的露出部分(即未被氧化物隔离物30保护的那些部分)。进行受控的氧化物刻蚀和(热)氧化工艺以去除和在第二沟槽22的底部再形成具有所需厚度的氧化物层24的露出部分(如层24a)。该氧化物刻蚀和氧化工艺也在多晶硅层26的露出的端部上形成氧化物层36(意在锋利这些多晶硅层的端部)。在该结构上淀积厚多晶硅层40，填充第二沟槽22，得到的结构如图6D所示。
接着进行如上所述的参照图1L-1N的掩蔽和刻蚀步骤，以形成图6D中结构的隔离和有源区，并完成存储单元阵列的形成。与第一实施例相同，图6D中的结构具有分别有一对直接面向控制栅40的端部的L形浮栅26(用于提供用于到控制栅40的Fowler-Nordheim隧穿的两个分开的线)。与第一实施例不同，图6D结构的控制栅40不延伸进入衬底，并且沟道区为线性的(分别具有由浮栅控制的第一部分和由控制栅40控制的第二部分)。
第三替换实施例
图7A-7E、8A-8E和9A-9C说明了用于形成本发明的存储单元结构的第三替换工艺，其中首先形成隔离区，并且控制栅形成为在衬底表面之上并且连续地在与隔离区和有源区相交的行方向上延伸。该第三替换工艺由进行在衬底上形成隔离区的公知的STI(浅沟槽隔离)方法开始。参照图7A，示出优选为P型的半导体衬底10(或半导体阱)的顶视图。在衬底上形成(例如生长或淀积)第一和第二材料层92和94。例如，第一层92可以是通过氧化或氧化物淀积(例如CVD)形成约50-150厚度的氧化物。也可使用掺氮的氧化物或其它绝缘电介质。第二层94可以是氮化物，它优选通过CVD或PECVD在氧化物层92上形成约1000-5000的厚度。图7B说明得到的结构的横截面图。
一旦第一和第二层92/94已经形成，在氮化物层94上涂敷适当的光致抗蚀剂材料96，并进行掩蔽步骤以选择性地从沿Y或列方向延伸的一定的区(条纹98)去除光致抗蚀剂材料，如图7c所示。去除光致抗蚀剂材料96的地方，用标准的刻蚀技术(即各向异性氮化物和氧化物/电介质刻蚀工艺)将露出的氮化物层94和氧化物层92刻蚀掉成为条纹98，以在该结构中形成隔离沟槽100。相邻条纹98之间的距离W可与所用工艺的最小光刻特征尺寸一样小。然后硅刻蚀工艺用于将隔离沟槽100向下延伸进入硅衬底10(例如到约500的深度)，如图7D所示。没有去除光致抗蚀剂96的地方，氮化物层94和氧化物层92得以保持。线图7D说明得到的结构规定了与隔离区104交替的有源区102。
进一步处理该结构以去除剩余的光致抗蚀剂96。然后，通过淀积厚氧化物层在隔离沟槽100中形成诸如二氧化硅的隔离材料，随之以CMP氧化物刻蚀(使用氮化物层94作为刻蚀停止)以去除除隔离沟槽100中的氧化物块106之外的氧化物层，如图7E所示。然后使用氮化物/氧化物刻蚀工艺去除剩余的氮化物和氧化物层94/92，留下沿隔离区104延伸的STI氧化物块106，如图7F所示。
上述STI隔离方法是形成隔离区104的优选方法。但也可替换地使用公知的LOCOS隔离方法(例如，凹陷的LOCOS、多晶硅缓冲的LOCOS等)，其中隔离沟槽100可不延伸进入衬底，并且隔离材料可形成在条纹区98中的衬底表面上。图7A-7F说明衬底的存储单元阵列区，其中存储单元的列将形成在由隔离区分开的有源区102中。
进一步对图7F所示的结构进行如下处理。随着进行本发明工艺中的后续步骤，图8A-8E示出从与图7F正交的角度(沿图7C和7F中示出的线8A-8A)观看的有源区102中结构的横截面图。如图8A所示，以与上述参照图1A说明的相同的方式形成氮化物块12和其间的第一沟槽14。然后在该结构的表面上进行适当的离子注入，以在有源区中在第一沟槽14的底部在露出的衬底部分中形成第一(源)区16。离子注入对STI氧化物块106没有影响，并因此每个源区16被限定为一个有源区102。得到的有源区结构如图8A所示。
通过多晶硅淀积和平面化刻蚀工艺(例如CMP)，第一沟槽14的有源区和隔离区102/104都用多晶硅块18填充。然后热氧化工艺用于在多晶硅块18的露出的顶表面上形成氧化物层20。随后进行氮化物刻蚀工艺以去除氮化物块12，留下在多晶硅块18之间规定的并与有源区和隔离区102/104相交延伸的第二沟槽22。随后进行热氧化工艺以在多晶硅块18和衬底10(第二沟槽22内部)的露出的表面上形成薄氧化物层24。得到的结构如图8B所示。
接着，在有源区和隔离区102/104二者中在该结构上形成薄多晶硅层26。然后进行掩蔽工艺以将有源区102上形成掩蔽材料，同时留出隔离区104暴露。然后，多晶硅刻蚀工艺用于从隔离区去除露出的多晶硅层26。在去除掩蔽材料之后，有源区结构如图8C所示，而隔离区结构如图9A所示。
在有源区和隔离区102/104二者中沿第二沟槽22的侧壁形成氧化物隔离物108。然后进行多晶硅刻蚀以从有源区102去除多晶硅层26露出的部分(即未由氧化物隔离物108保护的那些部分)。进行受控的氧化物刻蚀和(热)氧化工艺以去除并重新形成(如层24a)在第二沟槽22底部的具有所需厚度的氧化物层24的露出部分。该氧化物刻蚀和氧化工艺也在多晶硅层26的露出的端部(在有源区102中)上形成氧化物层36。借助多晶硅淀积和各向异性深腐蚀工艺，沿氧化物隔离物108形成多晶硅隔离物110。再次在该结构的整个表面上进行适当的离子注入以在衬底10的有源区102中(在多晶硅隔离物110之间)形成第二(漏)区32。该离子注入在无源区中没有影响。得到的有源区和隔离区结构在图8D和9B中示出。
接着，氧化物淀积和各向异性刻蚀工艺用于形成沿多晶硅隔离物110的氧化物隔离物112，并刻蚀掉部分氧化物层24a以露出有源区102中且在第二沟槽22的中心处的衬底(和其漏区32)。在有源区和隔离区102/104上淀积导电金属114，用金属填充第二沟槽22以与漏区32(在有源区102中)制成电接触。然后金属掩蔽工艺用于从隔离区104去除金属114(通过仅在有源区102上形成掩蔽材料并进行金属刻蚀)。然后在整个结构上形成钝化116。得到的有源区和隔离区102/104分别如图8E和9C所示。
在本实施例中，多晶硅隔离物110构成每个存储单元的控制栅，并且每个多晶硅隔离物110连续地与有源区和隔离区102/104相交延伸，以形成用于将电压施加到存储单元阵列的该行中的每个存储单元的控制线。此外，沟道区66是线性的，具有由浮栅26控制的第一部分和由控制栅110控制的第二部分。最后，对于每个有源区102，金属层114将布置在其中的所有漏区32电连接在一起。
第四替换实施例
图10A-10F说明用于制作本发明的存储单元阵列的第四替换方法，该存储单元阵列将埋入的L型浮栅与埋入的源和控制栅隔离物组合。该第四替换工艺以图7F所示的结构开始。此时可掺杂衬底10的有源区部分，用于相对于组合支持操作器件的任何支持周边区域更好地独立控制存储器件的单元阵列部分。这种掺杂经常被称作Vt注入或单元阱注入，并在现有技术中是已知的。在该注入过程中，任何周边区域都由光致抗蚀剂层保护，该光致抗蚀剂层淀积在整个结构上并仅从衬底的存储单元阵列区域去除。
在有源区和隔离区102/104上形成诸如氮化物的硬掩模材料的厚层120(例如～3500厚)。通过在氮化物层120上涂敷光致抗蚀剂(掩蔽)材料在氮化物层120中形成多个平行沟槽122，然后进行掩蔽步骤以从选定的平行条纹区域去除光致抗蚀剂材料。各向异性氮化物刻蚀用于去除条纹区域中氮化物层120的露出部分，在有源区102中留下向下延伸到并露出衬底10的沟槽122和隔离区104中的STI氧化物块106。在去除光致抗蚀剂之后，硅各向异性刻蚀工艺用于将沟槽122向下延伸进入每个有源区102中的衬底10中(例如向下延伸到0.11μm技术的约500到几μm的深度)。或者，在衬底10中形成沟槽122后可去除光致抗蚀剂。得到的有源区结构如图10A所示。硅刻蚀对隔离区104中的STI氧化物块没有影响。
然后沿沟槽122中露出的硅形成绝缘材料层124(优选使用热氧化或CVD氧化工艺)，它形成沟槽122的底部和下部侧壁处(例如～60-150厚)。离子注入(并可能退火)工艺用于形成在沟槽122底部处的有源区衬底部分中的第一(源)区16(隔离区104不受离子注入的影响)。然后在该结构上形成薄多晶硅层126，它可通过离子注入或原位工艺掺杂(例如n+)。多晶硅层126的厚度优选30-500，并确定用于最终存储单元器件的浮栅的最后厚度。得到的有源区结构如图10B所示。
在该结构上形成氧化物，随之进行用氧化物块128填充沟槽122的平面化氧化物刻蚀(例如使用多晶硅层126作为刻蚀停止的CMP刻蚀)。随后进行多晶硅刻蚀以去除多晶硅层126露出的部分(即氮化物层120上的那些部分)。接着，氧化物刻蚀用于将氧化物块128向下凹陷到甚至多晶硅层126留在隔离区104中的STI块106上的那些部分(例如用无源区中的多晶硅层126作为氧化物刻蚀停止)。得到的有源区结构如图10C所示。
接着，多晶硅刻蚀用于去除多晶硅层126的露出部分(即沿有源区中沟槽122的上部，并在隔离区104中的STI块106之上)。随后进行氧化工艺以在多晶硅层126的露出的端部上形成氧化物块130。然后，借助氧化物淀积和深腐蚀，将电介质隔离物132(例如氧化物)形成在氧化物块103上和部分地在氧化物块128上的沟槽122内部。然后，另一氧化物刻蚀用于去除氧化物块128的露出的中心部分(在隔离物132之间，通过氧化物刻蚀减少高度)，露出在沟槽122底部中心的多晶硅层126。随后进行多晶硅刻蚀和氧化物刻蚀以去除沟槽122底部中心处的多晶硅层126和氧化物层124的露出部分，露出衬底部分。得到的有源区结构如图10D所示。
接着，通过在该结构上淀积氮化物(或氧化物)，在沟槽122内部形成电介质隔离物134，随之以各向异性刻蚀。然后用多晶硅淀积和CMP深腐蚀工艺用多晶硅块136填充沟槽122(使用氮化物层120作为刻蚀停止)。然后用氮化物刻蚀从有源区和隔离区102/104去除氮化物层120。接着或通过热氧化、氧化物淀积或这两种方法，在多晶硅层126露出的上部边缘上并在衬底10的露出部分上形成隧穿氧化物层138。该氧化物形成步骤同样在多晶硅块136的露出的顶部表面上形成氧化物层140。使用多晶硅淀积和深腐蚀工艺沿氮化物隔离物134形成多晶硅隔离物142。适当的离子注入(和退火)用于在衬底10中形成第二(漏)区32。得到的有源区结构如图10E所示。
通过绝缘材料淀积和各向异性刻蚀(例如氮化物或氧化物)沿多晶硅隔离物142形成绝缘隔离物144。然后进行金属淀积步骤，以在该结构上淀积金属诸如钨、钴、钛、镍、铂或钼，然后对其进行退火，允许热金属流动并渗入多晶硅隔离物142的露出的顶部以在其上形成金属化多晶硅146(多晶硅/难熔金属硅化物)的导电层。通过金属刻蚀工艺去除淀积在剩余结构上的金属。然后在整个结构上形成绝缘材料148，诸如BPSG或氧化物。进行掩蔽步骤以规定漏区32上的刻蚀区域。在掩蔽的区中选择性地刻蚀绝缘材料148(和氧化物层138)以建立向下延伸到并露出漏区32的接触开口。随后用导体金属(例如钨)填充接触开口以形成电连接到漏区32的金属接触150。通过在绝缘材料148上的金属掩蔽添加漏极引线接触152(例如铝、铜等)，以将每个有源区中的所有接触150(以及由此的所有漏区32)连接在一起。最后的有源区存储单元结构如图10F所示。
如图10F所示，L形多晶硅层126构成每个存储单元的浮栅。每个浮栅126包括一对正交取向的在其近端接合在一起的延长部分126a/126b。浮栅部分126a沿沟槽122的衬底侧壁延伸并与其绝缘，具有在衬底表面上方延伸的上段126c。浮栅部分126b沿沟槽122的底部衬底壁延伸并与其绝缘(即布置在源区16上方并与其绝缘)。多晶硅隔离物142构成存储单元控制栅，具有与浮栅上段126c横向邻近并与其绝缘的第一部分和布置在浮栅上段126c上方并与其绝缘的第二部分。浮栅段126c具有终止在薄尖端部分中的远端，该薄尖端部分直接面向控制栅142并与其绝缘，由此提供在浮栅126和控制栅142之间用于Fowler-Nordheim隧穿的路径。
应该注意上述参考图10B讨论的用于形成源区16的离子注入工艺可以推后到形成图10D所示结构形成后进行。在这种情况下，源区16的宽度比沟槽的宽度窄，于是形成沟槽122之下的沟道区的水平部分(与图4G所示的沟道区部分69类似)。借助这种构造，沟道区较长，依靠浮栅和多晶硅块136之间的电容性耦合来编程存储单元。
本发明的第四替换实施例提供一种具有减小尺寸和优异的编程效率的存储单元阵列。存储单元尺寸被显著减小，因为源区16被埋在衬底10的内部并与沟槽122自对准，其中没有由于光刻代、接触对准和接触完整性的限制而浪费空间。通过将沟道区66的水平部分68“瞄准”浮栅126，编程效率得以极大地提高。本发明的L形浮栅结构提供很多优点。因为浮栅部分126a/126b由多晶硅材料的薄层制成，其上部尖端是窄的并且增强到控制栅142的Fowler-Nordheim隧穿。不需要强的热氧化步骤以形成用于增强隧穿的锋利的边缘。只要在这些元件附近(仅由薄氧化物层124分开)也存在每个浮栅部分126b和相应的源区16之间的增强的电压耦合比。此外，将源区16和漏区32垂直且水平地分开使参数可靠性的优化更容易，而不影响单元的尺寸。
对于该实施例应注意，浮栅126和源区16之间的电压耦合是足够的，使得与多晶硅块136的附加的电压耦合，虽然优选，但不必要。该实施例的多晶硅块136主要用于将成对的存储单元的每行中的所有源区16电连接在一起。因此，可从该实施例中省略多晶硅块136，只要与接触150类似的电接触向下形成到每个源区16。还应注意，随着每个多晶硅块136与隔离区相交，多晶硅块需要与衬底绝缘，使得它不与衬底短路。通过将隔离区中的STI块106的深度比沟槽122的底部深，或通过确保STI块106的材料的刻蚀比用于形成氧化物块128的刻蚀慢，可实现上述绝缘。
应当理解，本发明不限于上述和这里图解说明的实施例，而是包含落入所附权利要求范围的任何和全部变型。例如，沟槽22/122可以以延伸进入衬底的任何形状结束，而不仅是图中所示的延长的矩形形状。同样，虽然前述方法说明了使用适量掺杂的多晶硅作为用于形成存储单元的导电材料，但本领域普通技术人员应明白可以使用任何合适的导电材料。此外，任何合适的绝缘体可用于替换二氧化硅或氮化硅。而且，其刻蚀性质不同于二氧化硅(或任何绝缘体)并不同于多晶硅(或任何导体)的任何合适的材料可用于替换氮化硅。进一步，从权利要求可以明确，并不是所有的方法步骤必须以所说明或所要求权利的精确的顺序执行，而是可以能够适当地形成本发明的存储单元的任何顺序执行。此外，示出的上述发明是形成在示出为被均匀掺杂的衬底中的，但本领域技术人员公知并可预料存储单元元件也可形成在衬底的阱区域中，该区域是被掺杂以具有与衬底的其它部分相比不同的导电类型。有可能多晶硅块18替代由绝缘材料制成，特别是如果浮栅与源区存在任何重叠。最后，绝缘材料或导电材料的单层可形成为这些材料的多层，反之亦然。