功率金属氧化物半导体晶体管的配置 【技术领域】
本发明涉及功率MOS晶体管，尤其涉及降低此晶体管中的寄生电容。
背景技术
寄生电容在LDMOS晶体管的性能上有负面影响，即在其输出功率，增益及效率上有不良影响。为改进的性能，晶体管的电流驱动能力，及跨导应为最大，同时，晶体管的栅及源极，漏极及源极间的寄生电容应最小。
将栅极与源极间的寄生电容降低至最小甚为重要，因为寄生电容提供一自晶体管的输出至输入(漏极至栅极)的负回输路径。但降低栅极及源极的寄生电容亦甚重要，以便使一定带宽的增益最大。此外，降低漏极与源极间的寄生电容亦可改善效率。
图1显示一典型LDMOS晶体管的剖面图。晶体管的图案在箭头至左及至右方向重复。
在已知方式中，晶体管建成一p+硅基体及1一p-外延层2于其一侧，及一源金属层于另一侧。
N+源区4及漏极区，由n-源移区5包围于二侧的每一含一n+漏极接触区3，备于p-层2中。在n+漏极接触区3的顶部备有一漏极金属手指或电极D。
栅极手指或电极G嵌入p-层2顶部的漏极D的二侧上的介质层7。一p-阱6自其源侧横向扩散在每一栅极G之下。
深度扩散的p+区8可使电流自n+源区4流动至p+基体1，
并由源电极S造成最小的电压降，因而使n+源区4及p+区8短路。
在图1的LDMOS晶体管中，寄生电容在每一漏电及D及每一栅电极G，及每一源电极S与每一栅电极G之间形成。
图1中，寄生电容Cmet-gd显示在栅电极G及漏电极D地侧壁间形成。此寄生电容Cmet-gd为栅极与漏极间寄生电容总值的主要贡献者。
如图1所示，寄生电容Cmet-gs显示于源电极S与栅电极G的侧壁之间。此寄生电容Cmet-gs对栅极与源极间的寄生电容的总值贡献相对较小。
美国专利号码5,252,848揭示一导体作为在场效晶体管中之一延伸源电极，以提供晶体管一小栅极至漏极电容。
美国专利号码5,252,848中的导体的负效应为，栅电极与源电极间的寄生电容在导体绕在全栅极的四周时增加。此外，及漏极与源极间的寄生电容总值之一新贡献者，在美国专利号码5,252,848中，出现在漏电极的侧壁与导体之间。
美国专利号码5,252,848中的导体的另一负面效应，因其在n-漂移区部份延伸，因此将产生n-漂移区的电阻率相依的漏极电压变化，此举将可使晶体管的线性性能退化。
【发明内容】
本发明的目的为使在一功率MOS晶体管的栅至漏极间寄生电容，与栅至源极间的寄生电容的同时降低。
根据本发明此目的最好由″降低的″栅极及源极方式达成，即电极的顶部表面在栅电极之下。
因此，栅至漏极寄生电容与门至源极寄生电容将可同时降低。
【附图说明】
本发明以下将参考所附的图1详细说明，图1为已知LDMOS晶体管的剖面图，图2为本发明的LDMOS晶体管一实施例的剖面图。
【具体实施方式】
根据本发明，为同时降低功率MOS晶体管的寄生的栅至漏极电容及寄生的栅至源极电容，漏电极及源电极必须位于晶体管中的栅电极之下。
图2显示本发明一功率LDMOS晶体管一实施例的剖面图。
图1图2的相同组件以相同参考号码表示。
在所示实施例中，三角形的漏电极D′与V型源电极S′均在硅基体1的凹隙中，基体1在栅电极G之下。
此系首先产生一V形槽9以供在p-外延层2中的漏电极D′，及在p-外延层2中的V形槽10的源电极S′，并以湿蚀刻将其向下于硅基体1中。
在漏电极D′置入其V形槽9之前，含n′漂移区5‘的漏区，沿p-层2的顶表面延伸，及沿V型槽9的侧壁，及一n+漏接触区3′，沿n-漂移区5′顶部上的V型槽9直到p-层2，备于p-层2中的V型槽9中。
在源电极S′被置于V槽10之前，部份沿V型槽10之一壁延伸，及部份沿p-层2的顶部表面延伸的n+源区4′于是产生，及一V型扩散的p+区8′沿V型槽10延伸进入其底部。
因此，在功率LDMOS晶体管中的栅至漏极的寄生电容与栅至源极的寄生电容均被同时降低，因为，已无漏极或源极侧壁面对栅极侧壁。
供源极S′的V型槽10亦用来产生一自n+源区4′至p+基体1的低电阻路径，其方法为利用相当浅的p+扩散区8′，其置换图1中已知晶体管的深p+扩散区8。
尚有其它方法以将漏电极及源电极置于晶体管中的栅电极之下，以达成同样目的。
为解省空间，沟道(未示出)，即具有更多垂直侧壁的槽，可用以代替V形槽。
但，其甚为困难将p+及n+掺杂剂介入此沟道的侧壁中。
除将源极及漏极较栅电极为低之外，另一备选方式为利用选择性外延生长将栅电极升高于源极及漏电极之上。
应当了解，因为降低栅至漏极的寄生电容较降低栅至源极寄生电容更为重要，有数种应用中，仅有漏电极位于栅电极之下，而源电极仍保留未变。在此情况下仅有一V型槽9供图2的漏电极D′之用。