半导体芯片封装体 【技术领域】
本发明涉及一种半导体芯片封装体，特别关于具有外围电极垫的一半导体芯片上，利用上引线式引线形成不同设计的集成电路。背景技术
图1是显示一种具有32个输出入引线的64Mb的半导体芯片。如图1所示，在此半导体芯片100的两短边上，分别具有24个电极垫10a、10b以及连接在24个电极垫的标准型式引线21、22、23、24。此外，在此半导体芯片100中，可划分为四大区域I、II、III、IV。每一区域内具有四个随机存储器R(random access memory)，并且借助八个电极垫负责数据的输入与输出。然而，此种设计的半导体晶体已较少使用。
图2是显示另一种具有16个输出入引线的64Mb的半导体芯片。如图2所示，在此半导体芯片200的两短边30、31上，分别具有24个电极垫33a、33b。在此半导体芯片200中，可划分为四个区域I、II、III与IV。每一区域内具有两个随机存储器R(random access memory)。借助其中一短边30上的16个电极垫33a与引线34连结，将数据输出入至四个区域I、II、III、IV内的随机内存R内。
在半导体芯片200中，如图2所示，当输出入数据的引线34连接至其中一短边30上的电极垫33a后；八个电极垫由第一外围电路35a与第一多任务器36a(multiplexer)连接，另外八个电极垫由第二外围电路35b与第二多任务器36b连接。接着，第一多任务器35a连接至第一区域I与第三区域III；以及第二多任务器36b连接至第二区域II与第四区域IV。然而，第一外围电路35a与第二外围电路35b将会增加半导体芯片封装体的体积。此外，讯号由半导体芯片内的第一外围电路35a与第二外围电路35b传递至四个区域I、II、III、IV的传递时间增加。发明内容
如上所述，缩小半导体芯片封装体的体积和缩短信号在半导体芯片内传递时间是本发明所要解决的技术问题，因此，本发明的目的在于提供一种高密度的半导体芯片封装体。
根据本发明的一种半导体芯片封装体，其包括：
一半导体芯片，该半导体芯片包括二长边、二短边、一活性面及若干个边缘电极垫，其中上述若干边缘电极垫沿着上述二长边与二短边设置；特点是，还有：
一引线框，该引线框，包括若干上引线式引线、标准型式引线及外引线，其中若干上引线式引线与该半导体芯片的一短边上的若干电极垫电性耦接，若干标准型式引线与另一短边及二长边上的若干电极垫电性耦接，上述外引线分别与上述若干上引线式引线及标准型式引线电性耦接；以及一封装体，包覆上述半导体芯片及引线框。
所述的上引线式引线是由黏胶带与所述活性面黏合；或由黏着剂与所述活性面黏合；所述的上引线式引线沿着所述半导体芯片地长边设置，并且转折后与所述一短边上的若干电极垫电性耦接；
进一步，在本发明中，还包括若干侧边，其中上述外引线沿着上述封装体的三侧边突出，形成三重型半导体芯片封装体；或所述外引线沿着上述封装体的二侧边突出，形成双重型半导体芯片封装体。
本发明的优点是：由于使用上引线式引线及标准型式引线的半导体芯片，因此，可以克服引线框处理限制，便能有效封装密度内存，而且，利用上引线式引线可避免信号失真，提高信号传递速率。
本发明的另一个优点是利用不同封装方法，设计不同型式的集成电路。附图说明
图1是显示公知的一种具有32个输出入引线的64Mb的半导体芯片；
图2是显示公知的另一种具有16个输出入引线的64Mb的半导体芯片；
图3是显示本发明的半导体芯片封装体的平面图；
图4与图5是分别显示本发明经由模型塑造过程形成半导体芯片封装体；图中标号、符号说明
I～第一区域；
II～第二区域；
III～第三区域；
IV～第四区域；
10a、10b～电极垫；
21、22、23、24～标准型式引线；
30、31～短边；
33a、33b～电极垫；
35a～第一外围电路；
35b～第二外围电路；
36a～第一多任务器；
36b～第二多任务器；
40a、40b～长边；
41a、41b～短边；
42～活性面；
43a～第一电极垫区；
43b～第二电极垫区；
43c～第三电极垫区；
43d～第四电极垫区；
44a～外围电极垫；
44b～外围电极垫；
45a～第一上引线式引线；
45b～第二上引线式引线；
47a、47b、47c、47d～接线；
48a～第一标准型式引线；
48b～第二标准型式引线；
49a～标准型式引线；
49b～标准型式引线；
50、50a、50b～外引线；
51a、51b、51c～侧面；
60a～外引线；
61a、61b～侧面；
100、200、300～半导体芯片；
400～三重型封装体；
500～二重型封装体；
VDD、VSS～功率引线。具体实施方式
为了让本发明的上述目的、特征和优点能更明显易懂，下面根据图3至图5给出本发明的较佳实施例，并配合附图，作详细说明如下：
图3是显示本发明的半导体芯片封装体的平面图。如图3所示，半导体芯片封装体包含81根输入/输出插脚，各自发送与接收不同信号。
半导体芯片300具有两个长边40a与40b、两个短边41a与41b以及两个长边40a、40b包围形成的一活性面42。在半导体芯片300的活性面42上形成若干内部电路组件，例如随机存取内存、控制栅极、金属线及若干外围电极垫。外围电极垫43a、43b、43c、43d、44a、44b沿着半导体芯片300的两个长边40a、40b与两个短边41a、41b设置，并且邻近活性面42的边缘。在活性面42上，二短边41a、41b上的电极垫可划分为第一电极垫区43a、第二电极垫区43b、第三电极垫区43c以及第四电极垫区43d。
第一上引线式引线45a沿着芯片的长边40a设置，并且转折后由黏着剂46黏接在芯片活性面42的底面。第一上引线式引线45a由接线47a电性连接至第三电极垫区43c的电极垫上。进一步，第一上引线式引线45a可电性耦接至一外导线架(未显示)。黏着剂46为电性绝缘物质，例如利用聚醯亚胺酸制造的双面黏着剂。
此外，亦可由黏胶带46将第一上引线式引线45a整齐排列置在芯片300的活性面42上。接着，第一上引线式引线45a与半导体芯片300经由高温压合，因此，黏胶带46与第一上引线式引线45a黏合。
第一标准型式引线48a是沿着半导体芯片300的一短边41a设置在边缘电极垫上。第一标准型式引线48a藉导线47b与第一电极垫区43a电性连接；进一步，第一标准型式引线48a可以电性耦接至一外引线(未显示)。
根据上述方法，第二上引线式引线45b沿着芯片300的另一长边40b设置，并且借助黏着剂46黏接在芯片300的活性面42的底面。第二上引线式引线45b借助接线47c电性连接至第四电极垫区43d的电极垫上。进一步，第二上引线式引线45b可电性耦接至一外导线架(未显示)。此外，第二标准型式引线48b是沿着半导体芯片300的一短边41a设置在边缘电极垫上。第二标准型式引线48b藉导线47d与第二电极垫区43b电性连接。
使用此种上引线式引线及标准型式引线的半导体芯片，可以克服引线框处理限制，因而有效封装高密度内存。利用上引线式引线可避免信号失真、提高信号传递速率。
VDD及VSS是功率引线，其对半导体芯片300提供稳定功率的电压。二个长边上的电极垫40a、40b一般提供为控制端及地址端使用，其与标准型式引线49a、49b连接。进一步，此等标准型式引线49a、49b电性连接于若干外引线(未显示)。
如图4所示，经由模型塑造过程形成半导体芯片封装体。半导体芯片封装体400为三重型封装体，其中外引线50沿着封装体的三个侧面51a、51b、51c突出。进一步，外引线50形成鸥翼型或J字型，使得封装体可与电路板(未显示)的表面电性连接。参考图3与图4，三重型封装体400是将第一标准型式引线48a与第二标准型式引线48b与一外引线50b沿着芯片300的短边41a电性耦接。接着上述外引线50b沿着封装体400的短侧面51b突出设置。
如图5所示，经由模型塑造过程形成半导体芯片封装体。半导体芯片封装体500为二重型封装体，其中外引线50沿着封装体500的二个侧面61a、61b突出。进一步，外引线50形成鸥翼型或J字型，使得封装体500可与电路板(未显示)的表面电性连接。参考图3与图5，二重型封装体500是将第一标准型式引线48a与第二标准型式引线48b与一外引线50沿着芯片300的短边41a电性耦接。接着，上述外引线50转折后，沿着封装体500的两个长侧边61a、61b设置。
本发明虽以较佳实施例公开如上，然而它不是用来限定本发明，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以本专利申请所界定的范围为准。