半导体装置的制造方法 【技术领域】
本发明涉及在同一半导体衬底上具有高压晶体管和低压晶体管的半导体装置的制造方法。背景技术
例如，液晶面板驱动器LSI和CCD驱动器LSI等由10V或更高的电源电压操作，所以通常需要耐压20V或更高的高压晶体管。另一方面，在需要小型化和高速操作的内部控制逻辑部分中使用低压晶体管。为了确保势阱地耐压能力，需要加深形成高压晶体管的势阱，并且需要降低其表面的杂质浓度。相反，为使元件小型化、高速化，需要使形成低压晶体管的势阱变浅，并且提高其表面的杂质浓度。因此，需要在不同的芯片上形成高压晶体管和低压晶体管，即已知的所谓外附电路。发明内容
本发明的目的在于提供在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置的制造方法。
根据本发明的半导体装置的制造方法包括：
(a)在第一导电型的半导体衬底的特定区域内形成包括第二导电型的杂质的第一势阱；
(b)在该第一势阱的特定区域内，通过离子注入导入第一导电型的杂质形成第一杂质层；
(c)在第一导电型半导体层的特定区域内，通过离子注入导入第二导电型的杂质形成第二杂质层；以及
(d)通过热处理，使该第一杂质层及该第二杂质层的杂质同时扩散，在该第一势阱内形成第一导电型的第二势阱，与此同时，形成第二导电型的源极/漏极层的势阱状补偿层。
根据本发明的制造方法，通过步骤(d)的热处理，可以同时形成构成三重势阱的第二势阱和二重漏极(DDD：Double DiffusedDrain)结构的势阱状补偿层，所以可以使步骤简化。
在本发明中，在该第一势阱的特定区域内，通过离子注入导入第二导电型的杂质形成第三杂质层，通过步骤(d)的热处理，可以使第三杂质层的杂质扩散，在该第一势阱内形成第二导电型的第四势阱。
在本发明中，至少在源极/漏极层和沟道区域之间可以形成由第二导电型的杂质层构成的比该势阱状补偿层浅的补偿层。在该半导体衬底的特定区域注入第二导电型的杂质形成杂质层，然后，在该杂质层上通过有选择的氧化形成绝缘层，从而得到该补偿层。这样的补偿层与二重漏极结构耦合，可以大幅度提高漏极耐压。
在本发明中，可以在该第三势阱内形成第二导电型的低压晶体管，在该第四势阱内形成具有第一导电型的低压晶体管，在该第一势阱内形成第一导电型的高压晶体管，在该第二势阱内形成第二导电型的高压晶体管。附图说明
图1是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图2是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图3是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图4是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图5是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图6是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图7是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；
图8是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图；以及
图9是根据本发明实施例的半导体装置的制造方法按步骤顺序表示的剖面图。具体实施方式
以下，参照附图对本发明的实施例进行说明。
图1～图9示意性地显示了根据本实施例的半导体装置的制造方法的剖面图。
(A)如图1所示，在第一导电型的(该例中为P型)半导体(硅)衬底10内，形成第二导电型(该例中为N型)的第一势阱12和P型第二势阱14。第一势阱12及第二势阱14可以用已知的方法形成。图1中，符号70表示氧化硅层。
(B)如图2所示，通过离子注入，在第一势阱12中形成P型杂质层(第一杂质层)200和N型的杂质层(第三杂质层)300。另外，在第二势阱14中形成N型杂质层(第二杂质层)400a，400b。例如，通过下述方法可以形成杂质层。在氧化硅层70上，形成具有开口部分的抗蚀层R100，该开口部分在对应于将要形成杂质层的区域的位置上。在图示的例子中，将该抗蚀层R100作为掩膜，通过氧化硅层70将磷离子注入P型第二势阱14的特定区域内，形成N型杂质层400a和400b。
(C)如图2及图3所示，在除去抗蚀层R100之后，通过热处理，使P型杂质层200、N型杂质层300及N型杂质层400a和400b上的杂质同时扩散(驱入)，从而形成P型第三势阱20、N型第四势阱30及N型势阱状补偿层40a和40b。
这样一来，在P型半导体衬底10内形成N型第一势阱12以及与第一势阱12成连接状态的P型第二势阱14。在第一势阱12内形成P型第三势阱20和N型第四势阱30。而且，第一势阱12和第三势阱20形成三重势阱。再有，第二势阱14中形成源极/漏极层的势阱状补偿层(以下称此为“第一补偿层”)40a和40b。
(D)如图4所示，通过热处理除去变厚的氧化硅层72后，半导体衬底10被热氧化以在半导体衬底10的表面形成厚度约为40nm的氧化硅层72。然后在该氧化硅层72上，形成厚度为140nm～160nm的作为抗氧化层的氮化硅层74。接着，在该氮化硅层74上形成抗蚀层(图中未示出)，将该抗蚀层作为掩膜蚀刻氮化硅层74且形成图案。
氮化硅层74在以后进行的步骤中作为选择氧化上的掩膜层起作用，并且在势阱内作为注入杂质时的掩膜起作用。
(E)如图5所示，在第一势阱12的特定区域内形成有开口部分的抗蚀层R200。接着，将抗蚀层R200作为掩膜，在第一势阱12的特定区域内通过注入离子导入P型杂质，形成杂质层50a和50b。这些杂质层50a和50b经过以后进行的热处理成为P型源极/漏极层的第一补偿层。以下，把第一补偿层的符号指定为50a和50b。
(F)如图6所示，例如，把具有特定图案的抗蚀层R300及氮化硅层74作为掩膜，在半导体衬底10中注入硼离子形成P型杂质层。在该步骤中形成的杂质层包括：比第一补偿层50a和50b更浅的补偿层(以下，称之为“第二补偿层”)59a、与源极/漏极层连接的浅杂质层59b、第三势阱20的沟道阻挡层64、以及第二势阱14的沟道阻挡层62。
(G)如图7所示，例如，将抗蚀层R400及氮化硅层74作为掩膜，在半导体衬底10中注入磷离子形成N型杂质层。在该步骤中形成的杂质层包括：N型第二补偿层49a、与源极/漏极层连接的浅杂质层49b、以及第四势阱30的沟道阻挡层66。
(H)如图8所示，除去抗蚀层R400之后，通过将氮化硅层74作为抗氧化掩膜对半导体衬底10进行热氧化，从而在半导体衬底10上形成厚度约为500nm的LOCOS层。在该步骤中形成的LOCOS层具有元件隔离绝缘层60和用于形成补偿区域的绝缘层(以下，称之为“补偿LOCOS层”)48。
(I)如图9所示，栅极绝缘层、栅极及源极/漏极层等通过已知方法形成，从而形成特定的晶体管。具体而言，在比第一势阱12浅的第三势阱20及第四势阱30内形成低压晶体管，在第一势阱12及第二势阱14内形成高压晶体管。
也就是，在第三势阱20内形成N沟道型低压晶体管100NL。低压晶体管100NL包括由N型杂质层构成的源极/漏极层26a和26b、栅极绝缘层22、以及栅极24。
在第四势阱30内形成P沟道型低压晶体管200PL。低压晶体管200PL包括由P型杂质层构成的源极/漏极层36a和36b、栅极绝缘层32、以及栅极34。
在第二势阱14内形成N沟道型高压晶体管300NH。高压晶体管300NH包括由N型杂质层构成的源极/漏极层46a和46b、栅极绝缘层42、以及栅极44。
在第一势阱12内形成P沟道型高压晶体管400PH。高压晶体管400PH包括由P型杂质层构成的源极/漏极层56a和56b、栅极绝缘层52、以及栅极54。
低压晶体管100NL、200PL由比如1.8～5V的驱动电压驱动。高压晶体管300NH、400PH由比低压晶体管100NL、200PL的驱动电压高很多的驱动电压，比如20～60V的驱动电压来驱动。低压晶体管100NL、200PL和高压晶体管300NH、400PH的耐压比(高压晶体管的耐压)/(低压晶体管的耐压)比如是3～60。这里所说的“耐压”通常指漏极耐压。
本实施例中，确定各势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压及击穿耐压等因素。
首先，对势阱的杂质浓度进行说明。形成低压晶体管的第三势阱20及第四势阱30中的杂质浓度被设定的比形成高压晶体管的第一势阱12及第二势阱14中的杂质浓度高。这样，便可根据各晶体管的驱动电压及耐压适当地设定各势阱的杂质浓度。第三势阱20及第四势阱30的杂质浓度，比如表面浓度是4.0×1016～7.0×1017atoms/cm3。另外，第一势阱12及第二势阱14的杂质浓度，比如表面浓度是8.0×1015～4.0×1016atoms/cm3。
关于势阱的深度，如果考虑势阱耐压能力的话，形成低压晶体管的第三势阱20和第四势阱30比形成高压晶体管的第一势阱12和第二势阱14更浅。比如，第一势阱12的深度是10～20μm，第三势阱20和第四势阱30的深度为2～10μm。例如，将第一势阱12的深度与第三势阱20和第四势阱30的深度比较，两者深度的比值分别是2～5。另外，经过和第三势阱20及第四势阱30相同的热步骤形成的N型第一补偿层40a和40b的深度与第三势阱20和第四势阱30的深度几乎相同。
如图9所示的各高压晶体管300NH和400PH具有栅极不与源极/漏极层重叠的所谓补偿栅结构。在下述例子中，各高压晶体管具有LOCOS补偿结构和二重漏极结构。也就是，在各高压晶体管中，在栅极和源极/漏极层之间设置了补偿区域。该补偿区域由构成二重漏极结构的深的低浓度杂质层(第一补偿层)和构成LOCOS补偿结构的低浓度杂质层(第二补偿层)构成。
N沟道型的高压晶体管300NH包括：在栅极绝缘层42周围设置的补偿LOCOS层48、由在该补偿LOCOS层48的下面形成的N型低浓度杂质层构成的第二补偿层49a、在元件隔离绝缘层60的下面形成的N型低浓度杂质层49b、以及比这些第二补偿层49a及低浓度杂质层49b深的第一补偿层40a和40b。
P沟道型的高压晶体管400PH包括：在栅极绝缘层52周围设置的补偿LOCOS层58、由在该补偿LOCOS层58的下面形成的P型低浓度杂质层构成的第二补偿层59a、在元件隔离绝缘层60的下面形成的P型低浓度杂质层59b、以及比这些第二补偿层59a及低浓度杂质层59b深的第一补偿层50a和50b。
由于各高压晶体管具有LOCOS补偿结构和二重漏极结构，所以可以构成高漏极耐压，耐高压的MOSFET。也就是，通过在补偿LOCOS层的下面设置第二补偿层，与没有补偿LOCOS层的情况相比，第二补偿层相对于沟道区域可以较深。其结果是，当晶体管处于OFF状态时，通过该第二补偿层可以形成较深的耗尽层，能够缓解漏极的电场，提高漏极的耐压。此外，通过第一补偿层，可以进一步缓解漏极附近的电场。
另外，由于在第一势阱12内形成第三势阱20及第四势阱30，所以他们分别与半导体衬底10电隔离。因此，可以独立地设定第三势阱20和第四势阱30的偏置条件。也就是，相对于半导体衬底10的衬底电位Vsub可以独立设定第三势阱20及第四势阱30的驱动电压。而且，由于将低压晶体管100NL和200PL的驱动电压V1和V2设定在高压晶体管300NH和400PH的驱动电压V3和V4的中间，所以从低压晶体管的驱动电压电平转换到高压晶体管的驱动电压电平的电平转换电路的设计可以做到高效且容易。
根据本实施例的制造方法，通过步骤(C)的热处理，使杂质层200和300及杂质层400a和400b的杂质分别扩散，可以同时形成P型第三势阱20、N型第四势阱30及N型第一补偿层40a和40b，因此可以减少步骤的数量。
根据本实施例的制造方法，形成高压晶体管400PH的第一势阱12以及形成低压晶体管100NL和200PL的第三势阱20和第四势阱30是在不同离子注入步骤和不同热处理的扩散步骤中形成的，所以可以相对于第一势阱12独立设计第三势阱20及第四势阱30。其结果是，为适应低压晶体管的小型化、高速化，第三势阱20及第四势阱30可以形成得较浅，这些势阱的面积也可以随之减小，从而能够提高第三势阱20和第四势阱30的集成度。
本发明并不仅限于上述实施例，在本发明的主题范围之内可以有各种变形。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与上述实施例不同的结构。附图标记说明
10 半导体衬底
12 第一势阱
14 第二势阱
20 第三势阱
22 栅极绝缘层
24 栅极
26a、26b源极/漏极层30 第四势阱32 栅极绝缘层34 栅极36a、36b 栅极40a、40b 第一补偿层42 栅极绝缘层44 栅极46a、46b 源极/漏极层48 补偿LOCOS层49a 第二补偿层49b 杂质层50a、50b 第一补偿层52 栅极绝缘层54 栅极56a、56b 源极/漏极层58 补偿LOCOS层59a 第二补偿层59b 杂质层60 元件隔离绝缘层70、72 氧化硅层74 氮化硅层100NL 低压晶体管200PL 低压晶体管300NH 高压晶体管400PH 高压晶体管