浅沟隔离半导体及其制造 与相关申请的相互引用
本申请是基于2002年3月18日递交的日本专利申请号2002-074871的，此处将它全部内容引为参考。
【技术领域】
本发明涉及一种半导体器件及其制造方法，更具体地涉及一种具有浅沟隔离(STI)的半导体器件及其制造方法。
背景技术
硅的局部氧化(LOCOS)被认为是用于半导体器件的元件隔离的一种方法。
根据LOCOS方法，一层氧化硅薄膜被形成于一块用作缓冲层的硅基片上，此后形成用作氧化阻止膜的氮化硅薄膜，该氮化硅薄膜被成形，然后硅基片的表面被热氧化。
当硅基片被热氧化时，促进氧化物例如氧和潮气侵入缓冲氧化硅薄膜。其结果是，氮化硅薄膜下面的硅基片表面被氧化并且形成一个具有称为鸟啄形状的氧化硅区域。这些鸟啄区域基本上不能用作元件形成区域(有效区域)，因此使有效区域的面积减少。
如果使用一层具有不同尺寸开口图形的氮化硅薄膜将硅基片表面进行热氧化，则硅基片表面上对应于较小尺寸开口的区域内形成的氧化硅薄膜的厚度小于对应于较大尺寸开口地区域内形成的氧化硅薄膜的厚度。此现象称为减薄。
由于鸟啄现象和当半导体器件变薄时更多出现的减薄现象，使半导体基片的整个区域内不能用作有效区域的面积增加。也即，由于有效区域与整个基片区域之比实质上在减少，因此阻碍达到半导体器件的高集成度。
已知沟隔离(TI)技术是一种通过在半导体基片的表面层中形成沟及将绝缘材料或多晶硅填入沟内而形成有效区域的技术。此方法已经应用于要求深隔离区域的双极晶体管LSI。
由于没有鸟啄和减薄现象，将沟隔离技术用于MOS晶体管LSI是很优越的。MOS晶体管LSI中所用隔离并不要求如双极晶体管LSI中所用的深隔离，而能够使用大约0.1μm至1.0μm的相对浅的沟来实现。这被称为浅沟隔离(STI)结构。
参照图9A至9H描述一个STI过程。
如图9A中所示，通过热氧化在硅基片1的表面上形成一层具有例如10μm厚度的氧化硅薄膜2。通过化学蒸汽淀积(CVD)在此氧化硅薄膜2上形成一层具有例如100至150nm厚度的氮化硅薄膜3。该氧化硅层2用作一层缓冲层，用于缓和硅基片1和氮化硅薄膜3之间的应力。氮化硅薄膜3也在稍后抛光过程中用作阻挡层。
在氮化硅薄膜3上形成一个抗蚀图案4。一个由抗蚀图案4形成的开口用于形成一个其中形成有效区域的区域。抗蚀图案下面的硅基片区域成为一个有效区域，在其中形成各器件元件。
通过将抗蚀图案4用作一个蚀刻掩模，氮化硅薄膜3被暴露于开口中，使用反应离子蚀刻(RIE)将底层氧化硅薄膜2和硅基片1蚀刻至例如大约0.5μm的深度。此后抗蚀图案4被去除。
如图9B中所示，暴露于沟6中的硅基片表面被热氧化以便形成一层具有例如10nm厚度的氧化硅薄膜7。
如图9C中所示，为填充该沟，使用例如高密度等离子体(HDP)CVD将一层氧化硅层9淀积于硅基片上。为让用作隔离区域的氧化硅薄膜9变密，该硅基片在例如900至1100℃的氮气中进行退火。
如图9D中所示，通过使用氮化硅薄膜3作为抑制剂，使用化学机械抛光(CMP)或反应离子蚀刻(RIE)将氧化硅层9向下蚀刻。在由氮化硅薄膜3所形成的沟中只剩下氧化硅薄膜9。在此阶段中，可以完成退火以使氧化硅变密。
如图9E中所示，使用热磷酸将氮化硅薄膜3去除。其次，使用稀氢氟酸将硅基片1表面上的缓冲氧化硅薄膜2去除。此时填入沟中的氧化硅薄膜9也被蚀刻。
如图9F中所示，硅基片1的表面被热氧化以便在硅基片1表面上形成一层牺牲氧化硅薄膜22。预定电导率类型的杂质离子通过牺牲氧化硅薄膜被注入硅基片1的表面层内，同时被激活以便形成硅基片1中的预定电导率类型的孔道10。
随后使用稀氢氟酸将牺牲氧化硅薄膜22去除。当牺牲氧化硅薄膜被去除时，氧化硅层9也被稀氢氟酸蚀刻。经过多次氢氟酸处理过程，沟中所填氧化硅层9被蚀刻，从而沿着有效区域侧面形成一个缺口或凹口。
如图9G中所示，暴露的硅基片表面被热氧化以便形成一层具有所需厚度的氧化硅薄膜11，该薄膜用作栅绝缘薄膜。一层多晶硅层12被淀积于硅基片1上，并且成形以便形成一个栅电极。与孔道10中所用电导率类型杂质离子相反的杂质离子被注入并且激活以便形成源/漏区域。如果需要，侧壁间隔器被形成于栅电极的侧壁上，同时杂质离子被再次注入和激活以便形成高杂质集中源/漏区域。
图9H显示如上制造的晶体管中与门电压相关的漏电流的特性。横座标表示门电压及纵座标表示漏电流。曲线r显示正常晶体管的特性。曲线h显示以上所述过程所形成的晶体管的特性。从曲线h可以看出，漏电流在较低门电压时开始流动。这个分析的结果是加上一个在低阈值电压时接通的寄生晶体管。
如果隔离区域9的台肩S被蚀刻，并且如图9G中所示地形成缺口或凹口，则硅基片的有效区域台肩不但被来自有效区域的上表面也被来自其侧面的栅电极所包围。当电压被加至具有这类形状的栅电极上时，有效区域的台肩经受一个电场集中过程从而形成一个具有较低阈值电压的晶体管。此寄生晶体管形成如图9H中所示曲线h所标示的隆起特性。
从曲线h可以看出，较高门电压时的漏电流低于曲线r的漏电流。由于进行热处理以使充填入沟内的氧化硅变密，氧化硅层9收缩以致被氧化硅薄膜9包围的有效区域受到一个压缩应力。
当加上压缩应力时，硅基片1的有效区域中的电子/空穴的迁移率将降低，这减少饱和漏电流。由于元件被做得更细和有效区域的面积被做得很小，压缩应力的影响增加了。
在IEDM 1988，pp.92-95中，B.Davari等人已经建议将离子注入有效区域台肩中以便抑制隆起特性。
已经建议另一个方法通过热氧化将有效区域台肩打圆以便抑制隆起特性。由于台肩被打圆及电场集中现象被缓解，寄生晶体管的影响能够得到缓和。
在IEDM 1992，pp.57-60中，Pierre C.Fazan等人已经建议在一个隔离氧化硅薄膜的侧壁上形成绝缘侧壁隔离器，它从硅基片的上表面伸出以便填入缺口内。
虽然STI适用于半导体器件的细微结构，但出现了STI专有的问题。当今希望有新技术能够解决STI专有的问题。
【发明内容】
本发明的一个目的是提供一种半导体器件，它所具有的STI能够表现良好的晶体管特性。
本发明的另一个目的是提供一种用于制造一种具有良好半导体特性的半导体器件的方法。
根据本发明的一个方面所提供的一种半导体器件包括：一个形成于硅基片中、用于将硅基片中有效区域进行隔离的隔离沟，该隔离沟具有一个梯形截面形状，其宽度随着离硅基片表面的深度加深而逐渐变窄；一层形成于沟表面上、由厚度为1至5nm的氧化硅薄膜或氮氧化硅薄膜组成的第一衬垫绝缘薄膜；一层形成于第一衬垫绝缘薄膜上、由厚度为2至8nm的氮化硅薄膜组成的第二衬垫绝缘薄膜；以及一个把由第二衬垫绝缘薄膜所形成的沟填充的隔离区域。
根据本发明的另一个方面所提供的一种制造半导体器件的方法包括以下步骤：(a)在硅基片表面上形成一层抛光阻挡层，该阻挡层包括一层氧化硅薄膜和一层氮化硅薄膜；(b)使用一个掩模将阻挡层和硅基片蚀刻以便形成一条沟；(c)在暴露于沟中的硅基片表面上形成第一衬垫绝缘薄膜，该第一衬垫绝缘薄膜是具有1至5nm厚度的氧化硅薄膜或氮氧化硅薄膜；(d)在第一衬垫绝缘薄膜上形成第二衬垫绝缘薄膜，该第二衬垫绝缘薄膜由具有2至8nm厚度的氮化硅薄膜组成；(e)在硅基片上淀积一层隔离层，该隔离层用于填充由第二衬垫绝缘薄膜所形成的沟；(f)将阻挡层用作一层抛光阻挡层而将隔离层的不需要部分抛光和去除；及(g)蚀刻阻挡层。
如上所述，有可能提供一种具有STI和有效区域台肩上缓和电场集中现象的半导体器件及其制造方法。
由于氮化硅薄膜被至少遗留于沟的各侧壁上，一个张应力被加于有效区域的通道区域上，因而能够缓解迁移率的减少。
能够抑制隆起特性的形成和逆狭通道效应。
【附图说明】
图1A至1H是阐述用于制造根据本发明实施例的半导体器件的方法的剖面图。
图2A和2B是用于显示使用图1A至1H中所阐述的实施例方法制造的半导体器件的平面图和剖面图。
图3A和3B是用于显示使用图1A至1H中所阐述的实施例方法制造的半导体器件的特性的曲线，用于与现有技术半导体器件的特性进行比较。
图4A和4B分别是一条用于显示沟侧壁上遗留的氮化硅薄膜的影响的曲线和一条用于显示饱和漏电流对源/漏宽度的依赖关系的曲线。
图5A至5D是阐述用于制造根据本发明另一个实施例的半导体器件的方法的剖面图。
图6A至6D是阐述用于制造根据本发明又一个实施例的半导体器件的方法的剖面图。
图7A至7H是阐述用于制造根据本发明还有一个实施例的半导体器件的方法的剖面图。
图8A至8K是阐述用于制造根据本发明又有一个实施例的半导体器件的方法的剖面图。
图9A至9H是阐述用于制造根据现有技术的半导体器件的方法的剖面图和一条用于显示使用此方法制造的晶体管的特性的曲线。
【具体实施方式】
现在参照附图描述本发明实施例。
图1A至1H是阐述用于制造根据本发明实施例的半导体器件的方法的原理剖面图。
如图1A中所示，硅基片1表面被热氧化以便形成一层具有9至21nm例如10nm厚度的氧化硅薄膜2。使用低气压(LP)化学蒸汽淀积(CVD)在氧化硅薄膜2上形成一层具有100至150nm厚度的氮化硅薄膜3。例如，使用SiCl2H2和NH3作为源气体在700℃温度下完成LPCVD。
在氮化硅薄膜3上覆上一层抗蚀薄膜，它被暴露和显影以便形成一个抗蚀图案4。抗蚀图案4具有用于形成一个或多个隔离区域的一个或多个开口和每个被隔离区域包围的各有效区域(元件区域)。开口5a的宽度是例如0.2至1μm。
通过将抗蚀图案4用作蚀刻掩模，氮化硅薄膜3、氧化硅薄膜2和硅基片1被蚀刻。硅基片1被蚀刻至0.5μm的深度以便形成一条沟6。例如，将CF4+CHF4+Ar的混合气体用作蚀刻剂将氮化硅薄膜和氧化硅薄膜进行蚀刻，及使用HBr+O2或Cl2+O2的混合气体作为蚀刻剂将硅基片1进行蚀刻。
在这些蚀刻条件下，沟6的侧壁具有倾斜表面。由于这些倾斜表面，有效区域台肩上的电场集中现象被缓解。随后将抗蚀图案4去除。
如图1B中所示，暴露于沟6中的硅基片表面被热氧化以便形成一层具有1至5nm厚度的氧化硅薄膜7。暴露于沟6中的整个硅表面被氧化硅薄膜7覆盖。
如图1C中所示，使用LPCVD形成一层氮化硅薄膜8，用于覆盖氧化硅薄膜7和氮化硅薄膜3的表面。氮化硅薄膜8的厚度是2至8nm。氮化硅薄膜8的2至8nm的厚度使得用于将氮化硅进行蚀刻的热磷酸难于穿透入此薄膜8。
使用SiCl2H2+NH3的混合气体作为源气体在650℃温度下完成LPCVD。这类热CVD所形成的氮化硅薄膜具有1GPa或更大的张应力。此应力的方向与进行热处理以使它变密(以后将描述)之后填充的硅层中的应力方向相反。氧化硅薄膜7的1至5nm的厚度使得用于将氧化硅进行蚀刻的稀氢氟酸难于穿透入此薄膜7。
如图1D中所示，使用例如高密度等离子体(HDP)CVD在带有氮化硅薄膜8的基片上淀积一层氧化硅层9，该氧化硅层9填充该沟。如果该沟具有0.5μm的深度，则硅层9的厚度被设为在平面内大约0.6至1μm。
使用SiH4和氧或TEOS和臭氧的混合气体作为源气体形成氧化硅层。在氧化硅层9生长之后，在大约1000℃温度下进行退火以便使氧化硅层9变密。退火后沟内的氧化硅层9的薄膜质量接近于热氧化薄膜的质量。虽然密氧化硅层具有一个压缩应力，但此压缩应力的方向和氮化硅薄膜的张应力方向是相反的，因此这两个应力彼此抵消。因此能够防止由于压缩应力而引起的迁移率下降。
如图1E中所示，通过使用化学机械抛光(CMP)将高于氮化硅薄膜3和8的位置上的氧化硅层9的不需要区域去除。通过将硅基片夹持于上下两块旋转平面板之间而完成CMP，这两块板被控制为具有例如20rpm的旋转速度以及它们之间5psi的压力和5psi的背压。作为抛光剂，使用主要包含胶质二氧化硅的悬浮液或氧化铈悬浮液。
在这类抛光条件下，氮化硅薄膜3的蚀刻率是小的以致氮化硅薄膜3能用作抛光抑制剂。在抛光后，氧化硅层9近似地与氮化硅薄膜3持平，及只在由氮化硅薄膜3所形成的开口中才遗留氧化硅层9。在此例子中，虽然高于氮化硅薄膜3的位置上的氧化硅层9通过CMP被去除，但也可使用CF4+CHF4的混合气体通过RIE将它去除。
如图1F中所示，使用热磷酸将氮化硅薄膜3蚀刻。此时氮化硅薄膜3侧壁上的氮化硅薄膜8也被蚀刻。由于氮化硅薄膜3被去除，硅基片1上的氧化硅薄膜7与填充的氧化硅层9之间的氮化硅薄膜8的上表面被暴露出来。
由于氮化硅薄膜8的厚度被设为薄至2至8nm，具有相对高黏度的热磷酸难于穿透入此薄膜，以致氧化硅薄膜7与氧化硅层9之间的氮化硅薄膜8几乎未被蚀刻。
由于氮化硅薄膜3和氮化硅薄膜3侧壁上的氮化硅薄膜8被热磷酸去除，氧化硅层9的上半部分从硅基片1表面中伸出，如图1F中所示。
此后使用稀氢氟酸将硅基片1表面上的氧化硅薄膜2去除。此时伸出的氧化硅层9也稍微被蚀刻。
在沟表面上形成的氧化硅薄膜7也被暴露。由于氧化硅薄膜7的厚度被设为薄为1至5nm，稀氢氟酸难于穿透入此薄膜，以致氧化硅薄膜7未被蚀刻。
如图1G中所示，硅基片1表面被热氧化以便生长一层牺牲氧化物薄膜22。
通过将牺牲氧化物薄膜22用作一层透过氧化物薄膜，离子被注入硅基片1的表面层中。注入的杂质离子被激活以便形成具有预定电导率类型的孔道10。例如，使用抗蚀掩模通过离子注入来单独地形成n和p型孔道。在形成孔道10之后，由稀氢氟酸将牺牲氧化薄膜去除。
多个氢氟酸蚀刻过程将氧化硅层9的突出部分进行蚀刻，及沿着有效区域台肩的侧面形成缺口。然而，氮化硅薄膜8和氧化硅薄膜7很少被蚀刻，因此它们覆盖有效区域的侧面。
如果使用与其黏度高于稀氢氟酸黏度的NH4H混合在一起的缓冲氢氟酸，则有可能更可靠地抑制对氧化硅薄膜7的蚀刻。
如图1H中所示，牺牲氧化物薄膜被去除及硅基片1的暴露表面被热氧化以便形成一个厚度为例如2nm的门绝缘氧化物薄膜11。在形成门绝缘氧化物薄膜11之前，进行稀氢氟酸蚀刻至如此程度以致热氧化薄膜被蚀刻掉20nm。在基片表面上形成多晶硅层12及加以成形以便形成一个栅电极。此后与孔道10的电导率类型相反类型的杂质离子被注入以便在栅电极的两侧形成源/漏区域。如果需要，在栅电极的侧壁上形成侧壁隔离器，及杂质离子被注入和激活以便形成高杂质集中源/漏区域。
图2A是用于显示在硅基片表面上形成的一个隔离区域9和一个栅电极12所形成的有效区域AR的布局的平面图。图1A至1H是沿着图2A中线B-B’所取剖面图。每个有效区域AR被隔离区域9所包围。一个MOS反相器由两个有效区域组成。
图2A的平面图显示形成侧壁隔离器之前的状态。在形成侧壁隔离器之后，具有与孔道电导率类型相反类型的杂质离子被注入以便形成高杂质集中源/漏区域。
图2B是沿着图2A中线A-A’所取剖面图。如图2B中所示，在栅电极的侧壁上形成侧壁隔离器SW，及源/漏区域S/D被形成于栅电极两侧。一层硅化物薄膜13被形成于栅电极12和源/漏区域S/D的上表面上。一层氧化硅薄膜7和一层氮化硅薄膜8被做得非常薄以使蚀刻剂无法进入这些薄膜，因此它们的上表面基本上没有被蚀刻。
由于氮化硅薄膜8的上表面的位置不低于硅基片表面，氮化硅薄膜8的张应力有效地加于通道区域上。
图3A显示由以上所述过程所形成的n型MOS晶体管的特性。测量了其栅极长度为0.1μm和栅极宽度为1μm的MOS晶体管的特性。曲线p显示传统技术的晶体管的特性，及曲线s显示一个实施例的晶体管的特性。确认到氮化物薄膜的张应力维持了饱和漏电流和迁移率，而本来压缩应力会使饱和漏电流增加和迁移率下降的。饱和漏电流改进了5％。寄生MOS晶体管的存在并未被确认，但已确认不存在隆起现象。还研究了逆浅沟道效应。
图3B是一个用于显示测量结果的曲线。曲线p显示传统技术晶体管的特性，及曲线s显示一个实施例的晶体管特性。根据传统技术，当栅极宽度被做得狭窄时，阈值电压逐渐降低，它标示逆短通道效应的存在。相反，能够从实施例的曲线s中看出，即使栅极宽度做得狭窄，阈值电压也很少降低，因而能够抑制逆狭通道效应。这可以归之于寄生MOS晶体管的较小影响。
对应于沟的内表面上形成的衬垫氮化硅薄膜的上表面的缩进或凹进量的通道区域的张应力被如下仿真：改变氮化硅薄膜的上表面从半导体基片表面凹进的位置。
图4A是一个用于显示有效区域的通道区域中的张应力如何随着氮化硅薄膜侧壁从硅基片表面凹进量的变化而变化的曲线。当氮化硅薄膜表面与半导体基片表面持平时，凹进量为0，以及当氮化硅薄膜从半导体基片表面凹进时它随着增加。当氮化硅薄膜的凹进量增加时通道区域中的张应力减少。如果氮化硅薄膜凹进大约30nm或更多时，可以认为氮化硅薄膜的影响几乎消失。
换言之，通过限制氮化硅薄膜从半导体基片表面凹进的量，能够有效地将张应力施加于有效区域中的通道区域上。通过将凹进量设为大约10nm或更小，能够有效地将张应力施加于通道区域上。
也测量了沿着源/漏方向内的饱和漏电流相对于源/漏区域宽度(SD宽度)的变化。
图4B是显示饱和漏电流相对于SD宽度变化的曲线。根据传统技术，当SD宽度变窄时，饱和漏电流lds降低。根据本实施例，即使SD宽度变窄，饱和漏电流lds也被维持为几乎恒定。
在此实施例中，衬垫氮化硅薄膜被形成从沟的底表面至侧壁。衬垫氮化硅薄膜5可以被形成为延伸至有效区域的上表面。
图5A至5D是阐述一种用于制造根据本发明另一个实施例的半导体器件的方法的主要过程的剖面图。
在完成类似于参照图1A所描述过程的过程之后，使用一个抗蚀图案作为蚀刻掩模来蚀刻氮化硅薄膜3、氧化硅薄膜2和半导体基片1，从而在半导体基片中形成一条沟。
如图5A中所示，氧化硅薄膜2被稀氢氟酸溶液进行侧蚀刻以使氧化硅薄膜2从氮化硅薄膜3的侧壁缩进大约10nm。或在此侧蚀刻之前或在此后去除抗蚀图案。
如图5B中所示，类似于以上所述实施例，暴露于沟和氧化硅薄膜2的缩进空间内的基片表面被热氧化以便形成一层具有1至5nm厚度的氧化硅薄膜7。此后，类似于图1C中所示过程，使用CVD在整个基片表面上形成一层具有2至8nm厚度的氮化硅薄膜8。
氧化硅薄膜2的厚度如此设置以使氧化硅薄膜2的缩进空间不完全被氮化硅薄膜8填充。例如，假设氧化硅薄膜2的厚度为15nm，则氧化硅薄膜7和氮化硅薄膜8的总厚度的两倍被设为小于15nm。
如图5B中所示，使用例如HDP-CVD淀积一层氧化硅层9，该沟被氧化硅层9所填充。此后，类似于图1F，使用CMP将高于氮化硅薄膜3和8的位置处的氧化硅层9的不需要部分去除。进行退火以使氧化硅层9变密。
如图5C中所示，氮化硅薄膜3和与氮化硅薄膜3接触的氮化硅薄膜8被热磷酸蚀刻。在此情况下，因为氮化硅薄膜8的厚度薄为2至8nm，氧化硅薄膜2与氧化硅层9之间的氮化硅薄膜8部分没有被蚀刻。其结果是，氧化硅薄膜7和氮化硅薄膜8的叠层被遗留于硅基片1的有效区域台肩上。此后，类似于以上所述实施例，氧化硅薄膜2被去除及一层牺牲氧化物薄膜生长出来，此后完成离子注入和激活。
如图5D中所示，在牺牲薄膜被去除和一层栅极氧化物薄膜被形成后，一层多晶硅层12被淀积和成形以便形成一个栅电极。
在此实施例中，氧化硅薄膜7和氮化硅薄膜8的叠层被遗留于有效区域台肩上。因此，如图4A中所示，施加于通道区域上的张应力变大。形成于叠层上的多晶硅栅电极12通过比门绝缘薄膜更厚的绝缘叠层面向着有效区域台肩。因此，能够使电场集中现象缓解。
用于将氧化硅薄膜和氮化硅薄膜的叠层遗留于有效区域台肩上的方法不限于以上实施例。
图6A至6D是一种用于制造根据本发明又一个实施例的半导体器件的方法的主要过程的剖面图。
如图6A中所示，在蚀刻一条沟之后，半导体基片1的沟表面被热氧化以便形成一层具有1至5nm厚度的氧化硅薄膜7。其次，使用热磷酸将氮化硅薄膜3蚀刻大约10nm。由于氧化硅薄膜2和7没有被蚀刻，只有氮化硅薄膜3被蚀刻以使氮化硅薄膜3从氧化硅层7的侧壁缩进例如大约10nm。在氮化硅薄膜3的侧壁缩进后，形成一层具有2至8nm厚度的氮化硅薄膜8。
如图6B中所示，使用例如HDP-CVD在半导体基片表面上淀积一层氧化硅层9，该沟被氧化硅层9所填充。基片1的有效区域台肩被氧化硅薄膜2和7及在其上淀积氧化硅层9的氮化硅薄膜8的各部分所覆盖。
然后完成CMP以便将高于氮化硅薄膜3表面的位置处的氧化硅层9不需要部分去除。
如图6C中所示，氮化硅薄膜3和与氮化硅薄膜3接触的氮化硅薄膜8被热磷酸蚀刻。在此情况下，因为热磷酸并未穿透氮化硅薄膜部分，氧化硅薄膜2和7与氧化硅层9之间的氮化硅薄膜8部分没有被蚀刻。
此后，类似于以上所述实施例，氧化硅薄膜2被去除及一层牺牲氧化物薄膜生长出来，此后完成离子注入和激活，然后该牺牲氧化物薄膜被去除。
如图6D中所示，在有效区域的暴露表面上形成一层栅极氧化物薄膜11。虽然氧化硅层9具有沿着有效区域台肩测被蚀刻的凹口，但该台肩仍然被保持为由氧化硅薄膜2和7及氮化硅薄膜8所覆盖。一层多晶硅层被淀积和成形以便形成一个栅电极。类似于图5A至5D中所示实施例，由于有效区域台肩被氧化硅薄膜和氮化硅薄膜的叠层所覆盖，在通道区域上施加一个大张应力，因而当一个电压被加上栅电极时，电场集中现象被缓解。
在以上所述实施例中，在沟表面上覆盖着一层由氧化硅薄膜和氮化硅薄膜的叠层所组成的衬垫绝缘薄膜。该衬垫绝缘薄膜可以由单层薄膜制成。
图7A至7H是一种用于制造根据本发明又一个实施例的半导体器件的方法的主要过程的剖面图。
如图7A中所示，在蚀刻一条沟之后，氧化硅薄膜2被侧蚀刻以使氧化硅薄膜2的侧壁从氮化硅薄膜3的侧壁缩进大约10nm。此过程类似于图5A中的过程。然而对氧化硅薄膜2厚度的限制条件是不同的。
如图7B中所示，有效区域台肩和沟的底角被例如化学乾蚀刻形成为圆角。此乾蚀刻将沟的表面层去除，及被沟蚀刻过程所损坏的层(如果有的话)被去除。有效区域台肩被形成圆角，其圆形剖面形状具有近似地等于氧化硅薄膜2缩进量的圆周半径。在干蚀刻后，该硅表面是一个带有很少缺陷的清洁表面。
如图7C中所示，使用CVD在半导体基片表面上形成一层具有2至8nm厚度的氮化硅薄膜8。如果氧化硅薄膜2的厚度被设为大于氮化硅薄膜8厚度的两倍，则有可能防止缩进空间被氮化硅薄膜8填充。例如，假设氧化硅薄膜2的厚度为15nm，则氮化硅薄膜8的厚度被设为5nm。
如图7D中所示，在形成氮化硅薄膜8之后，一层氧化硅层9被淀积以便填充该沟。
如图7E中所示，使用氮化硅薄膜9作为抛光抑制剂，由CMP将氧化硅层9抛光。在氧化硅薄膜9表面变为光滑后，在例如1000℃下的N2气体中退火30分钟以便使填充的氧化硅薄膜变密。
如图7F中所示，由热磷酸将氮化硅薄膜3蚀刻。硅基片1与氧化硅层9之间及氧化硅薄膜2与氧化硅层9之间的氮化硅薄膜8部分被遗留未蚀刻，因为热磷酸无法穿透入氮化硅薄膜8部分。
如图7G中所示，氧化硅薄膜2被去除，一层牺牲薄膜生长出来，及完成离子注入和激活。在将牺牲薄膜去除之后，通过热氧化形成一层栅极氧化物薄膜11。虽然氧化硅层9的上半部分被用于去除氧化硅薄膜的稀氢氟酸过程蚀刻掉，但覆盖有效区域台肩的氮化硅薄膜8仍遗留未被蚀刻。
如图7H中所示，一层多晶硅层12被淀积而覆盖栅极氧化物薄膜11，并且被成形以便形成一个栅电极。由于有效区域台肩被形成圆角，当一个电压加至栅电极上时，电场集中的程度能够减轻。
在以上所述实施例中，在硅基片表面上形成一层氧化硅薄膜和一层氮化硅薄膜。及该氮化硅薄膜用作CMP抑制剂。可以在半导体基片上形成具有不同结构的叠层。
图8A至8K是阐述用于制造根据本发明又有一个实施例的半导体器件的方法的主要过程的剖面图。
如图8A中所示，一层类似于以上所述实施例中的氧化硅薄膜2被形成于半导体基片1的表面上。在此氧化硅薄膜2上形成一层非晶硅薄膜2a。在此非晶硅薄膜2a上形成一层类似于以上所述实施例的氮化硅薄膜3。一层抗蚀层覆盖于氮化硅薄膜3表面上并且被暴露和显影以便形成一个抗蚀图案4。
如图8B中所示，通过使用抗蚀图案4作为蚀刻掩模，氮化硅薄膜3、非晶硅薄膜2a和氧化硅薄膜2被蚀刻，然后硅基片被蚀刻而形成一条沟6。
如图8C中所示，非晶硅薄膜2a被选择性地蚀刻。例如，使用HF+HNO3+H2O或HF+NH4OH+H2O2+H2O完成液相中的各向同性蚀刻以使非晶硅薄膜2a的侧壁缩进。在此蚀刻期间，由于非晶硅薄膜和晶体硅之间不同的蚀刻选择比，硅基片1几乎没有被蚀刻。
如图8D中所示，暴露的硅表面7被氧化。一层氧化硅薄膜7a形成于非晶硅薄膜7之上和一层氧化硅薄膜7形成于硅基片之上。它被氮氧化合，而不是将硅表面氧化。氧化硅薄膜或氮氧化硅薄膜的厚度被如此设置以使稍后过程中用于将氧化硅蚀刻的蚀刻剂难于穿透入该薄膜。该氮氧化硅薄膜具有小于氧化硅薄膜的蚀刻率，因而能够减少由蚀刻引起的缩进量。
如图8E中所示，使用CVD在整个基片表面上形成一层厚度例如为5nm的氮化硅薄膜8。氮化硅薄膜8的厚度如此设置以使热磷酸蚀刻剂不穿透入氮化硅薄膜8。
如图8F中所示，一层氧化硅层9被淀积以便填充该沟。如图所示，有效区域台肩被氧化硅薄膜7和氮化硅薄膜8的叠层所覆盖，及氧化硅层9又覆盖该叠层。
如图8G中所示，完成CMP以便去除高于氮化硅薄膜3位置处的氧化硅层9的不需要部分。图8G中所示状态显示被部分地去除的氮化硅薄膜3。CMP被执行至如此程度以使氮化硅薄膜3露出而又不被完全去除。
如图8H中所示，使用热磷酸将氮化硅薄膜去除。通过此蚀刻，暴露的氮化硅薄膜3和与前者接触的氮化硅薄膜8被蚀刻。然而，由于氮化硅薄膜8的厚度被如此选择以使热磷酸无法穿透入氮化硅薄膜8，从而限制氮化硅薄膜8从它上表面缩进的数量。
如图8I中所示，使用NH3+H2O+异丙醇(IPA)将非晶硅薄膜2a去除。
如图8J中所示，氧化硅薄膜2和7a被去除。此蚀刻过程稍微地将氧化硅层9表面进行蚀刻。由于伸出的氮化物薄膜8很薄，它可能被去除。此后，一层牺牲薄膜被形成及完成离子注入和激活以便形成孔道10。在将牺牲薄膜去除之后，在有效区域的暴露表面上形成一层栅极氧化物薄膜。
如图8K中所示，一层多晶硅薄膜被形成，用于覆盖门绝缘薄膜11并且被成形以便形成一个栅电极12。有效区域台肩被保持为由氧化硅薄膜7和氮化硅薄膜8所覆盖。取决于过程条件，氧化硅层9的一部分被遗留于氮化硅薄膜8上。由于栅电极12被形成于此结构上，当一个电压被加至栅电极上时，有效区域台肩上的电场集中现象能够得到缓解。一个大的张应力加于通道区域上。
已经结合优选实施例描述本发明。本发明不只限于上述实施例。显然，专业人员能够作出不同修改、改进及其组合。