半导体装置及其制造方法 【技术领域】
本发明涉及一种具有高压晶体管的半导体装置及其制造方法。背景技术
制造CMOS时，例如，在半导体衬底的表面中形成具有与半导体衬底的导电型不同的导电型或相同导电型的杂质区，即，使用所谓的势阱结构。对于这种势阱结构，从沟道长度的最佳化或防止闩锁(latch-up)等的观点出发，希望势阱的杂质浓度提高到相对高的程度。另一方面，在势阱内形成高压晶体管时，为了确保高漏极耐压及势阱耐压，希望降低势阱的杂质浓度。这样在势阱内形成高压晶体管时，关于势阱的杂质浓度，就有了截然相反的要求。
本发明的目的是提供在确保耐高压的同时，能最大程度的优化势阱的半导体装置及其制造方法。发明内容
根据本发明地半导体装置包括：
具有第一导电型的半导体衬底；
在该半导体衬底中形成的具有第一导电型的势阱；
在该半导体衬底上形成的栅极绝缘层；
在该栅极绝缘层上形成的栅极；以及
在该半导体衬底中形成的具有第二导电型的源极/漏极层；
其中具有第一导电型的势阱包括沟道区，并且以不与该源极/漏极层重叠的方式形成。
在本发明的半导体装置中，可以在不考虑势阱耐压的情况下设定包括沟道区的该势阱的杂质浓度，因此可比普通的高压晶体管的势阱中杂质浓度更高。因此，根据本发明，从晶体管的沟道长度及闩锁等观点而言，该势阱的杂质浓度可被最优化地设定。
另外，在本发明的半导体装置中，由于具有第二导电型的高压晶体管不在具有第一导电型的势阱内形成，因此，不需要未形成高压晶体管的势阱部分的面积，其结果是晶体管可被更高集成。
在本发明中，“源极/漏极层”表示源极区或漏极区。
根据本发明的半导体装置可包括至少在该源极/漏极层和该沟道区之间的由具有第二导电型的杂质层构成的补偿层。利用这种补偿层可以进一步提高漏极的耐压。另外，根据本发明的半导体装置还可包括与具有第一导电型的势阱相邻，并且围绕源极/漏极层的具有第二导电型的势阱。利用所具有的这种第二导电型的势阱，例如，可以进一步提高漏极的耐压。
该补偿层位于在该栅极绝缘层周围形成的绝缘层的下面。并且，该补偿层可以由具有第二导电型的势阱形成。
根据本发明的半导体装置的制造方法包括：
(a)在具有第一导电型的半导体衬底内，形成包括沟道区并且以不与源极/漏极层重叠的方式形成的具有第一导电型的势阱；
(b)在该势阱上，通过栅极绝缘层形成栅极；
(c)以不与该势阱重叠的方式形成该源极/漏极层。
根据本发明的制造方法，至少在该源极/漏极层和该沟道区之间形成由具有第二导电型的杂质层构成的补偿层。在根据本发明的制造方法中，与具有第一导电型的势阱相邻并围绕该源极/漏极层形成具有第二导电型的势阱。
在根据本发明的制造方法中，通过在该半导体衬底的特定区域导入具有第二导电型的杂质后形成杂质层，然后根据该杂质层上有选择的氧化形成绝缘层以形成该补偿层。另外，在根据本发明的制造方法中，具有第二导电型的势阱和具有第一导电型的势阱以自对准的方式彼此相邻而形成，利用该具有第二导电型的势阱可以形成补偿层。附图说明
图1示出了根据本发明的一实施方式的半导体装置的主要部分的剖面图；
图2示出了图1所示的半导体装置的主要部分的平面图；
图3示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图4示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图5示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图6示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图7示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图8示出了根据本发明的一实施方式的表示半导体装置制造方法工序的剖面图；
图9示出了根据本发明的另一实施方式的高压晶体管主要部分的剖面图；以及
图10示出了根据本发明的另一实施方式的高压晶体管主要部分的剖面图。具体实施方式
以下参照附图对本发明的实施方式进行说明。
1.第一实施方式
1-1.半导体装置
图1示意性地示出了根据本发明的一实施方式的半导体装置的剖面图。图2是图1所示的半导体装置主要部分的平面图。图2指出了在半导体衬底中形成的杂质层的导电型。
图1所示的半导体装置100包括在第一导电型(此例中为P型)的半导体(硅)衬底10内形成的N沟道型高压晶体管100。在半导体衬底10内形成P型的第一势阱12。然后，在第一势阱12的两侧形成第二导电型(此例中为N型)的第二势阱14a和N型的第三势阱14b。
N沟道型的高压晶体管100包括：在P型的第一势阱12上设置的栅极绝缘层20；在该栅极绝缘层20上形成的栅极22；在栅极绝缘层20的周围设置的补偿LOCOS层26；由在补偿LOCOS层26的下面形成的N型低浓度杂质层构成的补偿层28；在补偿LOCOS层26的外侧设置的源极/漏极层24a和24b。
在高压晶体管100中，在栅极绝缘层20的下面形成的沟道区和源极/漏极层24a和24b之间，分别存在补偿LOCOS层26和补偿层28。另外，高压晶体管100和邻近的晶体管(没有图示)通过由LOCOS层构成的元件隔离绝缘层30进行彼此电隔离。
第一势阱12包括沟道区，并在与源极/漏极层24a和24b分离的状态下形成。在图示的实例中，在基本位于补偿层28的中间位置形成第1势阱12的端部。另外，第二势阱14a及第三势阱14b分别与第一势阱12接触形成。然后，以在一侧围绕源极/漏极层24a的方式形成第二势阱14a，并且以在另一侧围绕源极/漏极层24b的方式形成第三势阱14b。
P型的第一势阱12通过N型的第二势阱14a和第三势阱14b，分别位于与源极/漏极层24a和24b分离的位置，所以，不必过多考虑漏极的耐压及势阱的耐压。因此，第一势阱12的杂质浓度主要从高压晶体管100的沟道长度、阈值及闩锁现象等方面考虑进行设定。因此，与通常要求的高压晶体管的势阱相比，第一势阱12的杂质浓度可以提高。其结果是，很难产生闩锁，可以实现晶体管的高速工作。
另外，利用N型的第二势阱14a和第三势阱14b可构成所谓的双重漏极结构，这可以进一步提高漏极的耐压。
第一势阱12，可以设定杂质浓度为和一种势阱中的杂质浓度相同，其中例如低压晶体管具有1.8～5V的驱动电压。第1势阱12的杂质浓度，例如，表面浓度为4.0×1016～7.0×1017atoms/cm3。
在根据本实施方式的半导体装置中，在不考虑势阱的耐压的情况下可设定包括沟道区的第一势阱12的杂质浓度，所以可以比通常所要求的高压晶体管的势阱的杂质浓度更高。因此，根据本实施方式，从高压晶体管的沟道长度及闩锁等方面考虑，可将第一势阱12的杂质浓度进行最优化的设定。
在本实施方式的半导体装置中，由于N沟道型高压晶体管不在P型的势阱内形成，因此，不需要不形成晶体管的势阱部分的面积，其结果是，可高度集成晶体管。
在本实施方式中，高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层26下面设置由低浓度杂质层构成的补偿层28，与没有补偿LOCOS层的情况相比，补偿层28相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿层28，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
1-2.制造方法
接下来，对根据本发明的半导体装置的制造方法的实例之一进行说明。图3～图8表示图1及图2所示的半导体装置制造方法的剖面图。
(A)如图3所示，P型半导体(硅)衬底10被热氧化以在半导体衬底10的表面形成厚度约40nm的氧化硅层40。然后，在该氧化硅层40上，形成厚度为140～160nm的作为抗氧化层的氮化硅层42。接着，在该氮化硅层42上形成抗蚀层R100。在抗蚀层R100上形成图案，以在对应于N型的第二势阱14a及第三势阱14b(参照图1)的位置形成开口部分。接着，利用抗蚀层R100作为掩模，对氮化硅层42进行蚀刻。然后，利用抗蚀层R100及氮化硅层42作为掩模，在半导体衬底10内注入例如磷离子，以形成N型的杂质层140a和140b。
当最终得到的第二势阱14a和第三势阱14b(参照图1)的杂质浓度与低压晶体管的N型势阱相同时，可以在同一步骤里将离子注入低压晶体管区的N型势阱。
(B)如图3及图4所示，去掉抗蚀层R100后，利用氮化硅层42作为抗氧化掩模，半导体衬底10被热氧化，由此在N型的杂质层140a和140b分别形成厚度约500nm的LOCOS层44。接着，去掉氮化硅层42后，利用LOCOS层44作为掩模，在半导体衬底10内注入硼离子，以对准的方式形成P型杂质层120。另外，在图4所示的步骤(B)中，利用有选择的氧化在半导体衬底10的表面中可形成凹凸部分；但在图5及后面的图中，为了图的简单化，没有示出这些凹凸部分。
当最终得到的第一势阱12(参照图1)的杂质浓度与低压晶体管的P型势阱相同时，可以在同一步骤里将离子注入低压晶体管区的P型势阱。
(C)如图4及图5所示，去掉氧化硅层40及LOCOS层44后，通过半导体衬底10上的热氧化形成氧化硅层46。接着，利用热处理，P型杂质层120及N型杂质层140a和140b中的杂质被扩散(受迫)，以使P型的第一势阱12、N型的第二势阱14a和第三势阱14b以自对准的方式彼此相邻形成。
(D)如图5及图6所示，去掉利用热处理变厚的氧化硅层46之后，在半导体衬底10上利用热氧化形成新的氧化硅层47。接着，在氧化硅层47上，形成已形成图案的氮化硅层48。氮化硅层48的图案形成与所述步骤(A)相同，通过没有图示的抗蚀层作为掩模，对氮化硅层进行蚀刻。氮化硅层48在对应于图1所示的元件隔离绝缘层30及补偿LOCOS层26的区域的位置具有开口部分。
(E)如图7所示，利用氮化硅层47作为掩模，在半导体衬底10内注入磷离子以形成N型的杂质层280。
(F)如图7及图8所示，利用氮化硅层48作为抗氧化掩模，对半导体衬底10的表面进行热氧化。因此，可以形成由LOCOS层及补偿LOCOS层26构成的元件隔离绝缘层30。然后，在补偿LOCOS层26下面形成由N型低浓度杂质层构成的补偿层28。并且，在元件隔离绝缘层30下面形成N型低浓度杂质层。
接着，利用公知的方法形成栅极绝缘层、栅极及源极/漏极层等，以形成图1所示的高压晶体管100。
根据本实施方式的制造方法，可利用所述步骤(A)至(C)中的自对准的方式形成P型的第一势阱12及N型的第二势阱14a和第三势阱14b。
根据本实施方式的制造方法，利用所述步骤(C)中的热处理，使P型的杂质层120及N型的杂质层140a和140b中的杂质分别扩散，以使P型的第一势阱12及N型的第二势阱14a和第三势阱14b可以同时形成。
2.第二实施方式
图9示意性的示出了根据本发明的一实施方式的半导体装置的剖面图。与图1所示的部件实际上具有同样功能的部件被赋予同一附图标记，其详细说明被省略。
根据本实施方式的半导体装置200由于没有N型的第二、第三势阱，因此与第一实施方式的半导体装置100不同。具有这种结构的半导体装置200也可以具有与半导体装置100相同的功能。
本实施方式的半导体装置200可以用与第一实施方式所述的制造方法基本相同的方法进行制造。但是，由于可以不形成第二、第三势阱，因此，代替图3～图5所示的步骤(A)至(C)，利用例如抗蚀层作为掩模，将P型的杂质注入半导体衬底的特定区域后，进行热处理，由此可以形成势阱12。
3.第三实施方式
图10示意性的示出了根据本实施方式的半导体装置的剖面图。与图1所示的部件实际上具有同样功能的部件被赋予同一附图标记，其详细说明被省略。
根据本实施方式的半导体装置300没有作为补偿结构的LOCOS补偿结构，因此与第一实施方式的半导体装置100不同。
换言之，半导体装置300不具有图1所示的半导体装置100的补偿LOCOS层26及补偿层28。并且，在半导体装置300中，由N型低浓度杂质层构成的第二势阱14a和第三势阱14b具有作为补偿层的功能，并形成所谓的双重漏极结构。
具有这种结构的半导体装置300在耐压方面有时比半导体装置100稍差，但在其他方面与半导体装置100具有同样的功能。
本实施方式的半导体装置300可以用第一实施方式所述的制造方法基本相同的方法进行制造。但是，由于可以不形成LOCOS补偿结构，所以，不需要图6～图8所述的步骤(D)至(F)。
本发明不限于上述的实施方式，在发明的宗旨范围内可以采用各种修改。例如，上述实施方式示出了第一导电型是P型、第二导电型是N型的实例，但是，也可以是与其相反的导电型。并且，半导体装置的层结构或平面结构根据装置的设计可以采用与上述实施方式不同的结构。附图标记说明
10 半导体衬底
12 第一势阱
14a 第二势阱
14b 第三势阱
20 栅极绝缘层
22 栅极
24a、24b 源极/漏极层
26 补偿LOCOS层
28 补偿层
30 元件隔离绝缘层
40 氧化硅层
42 氮化硅层
46、47 氧化硅层
48 氮化硅层
100、200、300 高压晶体管
120 P型杂质层
140a、140b N型杂质层
280 N型杂质层