多重金属层内连线结构及测试金属层间介电层强度的方法 【技术领域】
本发明涉及一种半导体结构，特别是一种预防半导体中金属层间介电层裂缝(crack)的多重金属层内连线结构。背景技术
在半导体晶片中，MOS电晶体结构中通常会沉积氧化物形成层间介电氧化物，作为绝缘层或保护层。而其中用于金属层间的介电材料，则为金属层间介电氧化物层(Inter Metal Dielectric oxide，IMD oxide)，主要用于多层金属层间的间隙充填(gap fill)及平坦化等。
而在主要电路区域形成多重金属层内连线的同时，亦在上述周边的结合区(bonding pad)形成大面积的多重金属层构造。此形成于最外侧的多层金属层，主要用于打线机(bonder)以金属线将该金属层连接于导架(leadframe)的相对应的导脚。因此，最外侧的金属层是作为内部电路与外接信号导脚间的界面，以接收诸如：电源信号、接地信号、或输入/输出信号等外接信号。
图1a与图1b说明了一般结合区的多重金属层内连线结构。图1a中，在具有若干半导体元件(图中未示)所构成的电路硅基底10上，形成12A、12B、12C、12D与12T的金属层，而其中12T则是为作为结合区的顶层金属(top metal)，12A一12D的金属层间，分别以层间介电层IMD 10A-10D隔绝，并通过矩阵式排列的金属插塞14(metal plug)导通金属层，形成五层金属层、四层插塞的结构。其中金属插塞群14通常由通过金属材质填入两金属层之间的介电层中的介层洞(via hole)而形成，主要目的是使上下金属层，以及与下方基底10中的电路(图中未示)连通形成电性连接。参见图1b，其中1A与1B分别代表两组五层式金属插塞阵列，而两组金属插塞阵列间的金属层间介电层区域16，往往无法支撑两组间的应力结构，而产生图1a中地裂缝16。
然而，这种金属层间介电氧化物层的破裂或裂缝会造成半导体芯片的可靠度(reliability)下降。在电子产品运作时，芯片执行所产生的高温容易使裂缝因冷缩热胀面增大，进而影响到芯片本身的稳定性。由于芯片的裂缝可能造成电性上的不稳定，连带使电子产品的功能不正常甚至损坏。因此在IC芯片的生产中，金属层间介电气化物层裂缝所形成的潜在风险，都是半导体制造中所力求避免的目标。
为了解决IMD裂缝，一种常见的方式是改变IMD材料，例如将以高密度电浆化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)取代半大气压化学气相沉积(semi-atmospheric pressure chemicalvapor deposition，SACVD)，以生成更致密(compressive)的IMD层。然而光是改变IMD层材料的部分性质，并无法完全解决IMD裂缝的问题。以0.25微米制程为例，IMD裂缝常常发生。在以上述方式改变材料之后，IMD裂缝仍然发生。而IMD裂缝发生的位置与金属插塞阵列(metal via array)的布局设计有关，某些形式的接触窗阵列的布局发生IMD裂缝的机率普遍偏高。发明内容
为了避免上述金属层间介电层间出现裂缝，本发明的一个目的在于提供一种可以评估两组比邻的金属双镶嵌结构间，其金属层间介电层强度的方法，可以评估所选择使用的金属层间介电材料的强度。
本发明的再一个目的在于提供一种多重金属层内连线结构，可以利用两组比邻的金属双镶嵌结构的金属层互相间隔的设计，以避免金属层间介电层的裂缝产生。
本发明的另一个目的在于多重金属层内连线结构，在于让两组比邻的金属双镶嵌结构保持一大于或等于3微米的距离，以避免金属层阎介电层的裂缝产生。
根据本发明的一种测试金属层间介电层强度的方法，适用至少两组金属双镶嵌结构之间，是先于一半导体基底上形成相同线宽的第一与一第二金属线层，其中第一金属线层大体平行于第二金属线层。而在第一与第二金属线层上分别定义相同面积的方形第一区域与第二区域，而方形的边长约等于金属线的线宽，而第一与第二区域以对角线方式排列。接着沉积一介电层于第一与第二金属线层上，并于第一与第二区域的介电层上分别形成n×m个第一与第二插塞，分别与第一与第二金属线层形成电性连接，m与n为自然数，而第一与第二插塞分别以等距离方式，由第一与第二区域的相邻的一边排列为n×m的矩阵。接着在该介电层上形成第三金属线与第四金属线，其中该第三与第四金属线分别正对于该第一与第二金属线，以在该第一与第二区域各形成一组金属双镶嵌结构。最后检查第一与第二区域间的介电层是否有裂缝，当有裂缝产生时，表示该介电层强度低于标准。
其中，本发明更可在第三与第四金属线上，重复形成金属双镶嵌结构，以形成二重以上的多重金属层内连线结构，并检查其间的金属层间介电层是否有裂缝产生。
为了避免金属层间介电层间产生裂缝，本发明提出一种多重金属层内连线结构，设置于一具有电路的半导体基底上，该结构包括：至少一介电层，沉积于该半导体基底之上；一第一金属线层与一第二金属线层，分别镶嵌于该介电层中，其中该第一金属线层以一距离d，平行于该第二金属线层；多第一与第二插塞，分别设置于该介电层中与该第一与第二金属线层连接，与该半导体基底的电路构成电性连接；以及一第三金属线层与一第四金属线层大体位于该第一与第二金属线层上方，与所述的第一与第二插塞间分别形成金属双镶嵌结构，其中，该第三金属线层相邻于该第四金属线层的一边，大于下方该第一与第二金属线层间1/2d的位置，而该第四金属线层以该距离d，大体平行于该第三金属线层。
根据本发明，另一种避免金属层间介电层间产生裂缝的多重金属层内连线结构，亦设置于一具有电路的半导体基底上，包括：至少一介电层，沉积于该半导体基底之上；一第一金属线层与一第二金属线层，分别镶嵌于该介电层中，其中第一金属线层以大于或等于3微米的距离，大体平行于第二金属线层；多第一与第二插塞，设置于该介电层中与第一与第二金属线层连接，与半导体基底的电路构成电性连接；以及一第三金属线层与一第四金属线层，大体位于第一与第二金属线层上方，与所述的第一与第二插塞间形成分别形成两组金属双镶嵌结构，其中第三金属线层以大于或等于3微米的距离，大体平行于第四金属线层。
上述本发明的本发明避免金属层间介电层间产生裂缝的多重金属层内连线结构，更可在第三与第四金属线上，重复形成金属双镶嵌结构，以形成二重以上的多重金属层内连线结构。
为了让本发明的上述目的、特征、及优点能更明显易懂，下面配合附图作详细说明。附图说明
图1a与1b所示为现有的结合区区域的多重金属层内连线结构；
图2所示为根据本发明的一实施例中的第一种多重金属层金属插塞阵列设计的上视图；
图3所示为根据本发明的一实施例中的第二种多重金属层金属插塞阵列设计的上视图；
图4所示为根据本发明的一实施例中的第三种多重金属层金属插塞阵列设计的上视图；
图5所示为根据本发明的一实施例中的第四种多重金属层设计的上视图；
图6a与6b所示为根据本发明一实施例中的一种测试金属层间介电层强度的方法；
图7所示为根据本发明一实施例中的一种多重金属层内连线结构；
图8所示为根据本发明一实施例中的另一种多重金属层内连线结构。具体实施方式
为了改善金属层间介电层所可能产生的裂缝，因此发明人等设计四种多重金属层内连线中的金属插塞群的阵列结构布局，借以分别测试不同的金属插塞阵列对于金属层间介电层强度的影响。
设计一
图2是第一种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层22与24.两金属线的线宽均为50微米，而两者间相邻0.8微米。接着平坦覆盖一介电层，作为隔离用。而在金属线层22与24分别上选择以对角线排列的两方形金属插塞区域2A与2B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞21。而在第一组设计中，其特点在于在两区域2A与2B相邻的对角线角落，以高为x/2的方式在两区域中各界定出一等腰三角形的回避区域23与25。而在三角形区域23与25中，不设置任何金属插塞21。其中，分别以X为10、20、35与50微米，形成不同的区域大小的回避三角形。并可以此设计依序往上堆叠形成不同层数的多重金属层内连线结构。
设计二
图3是第二种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层32与34，两金属线的线宽均为50微米，而两者间相邻0.8微米。接着平坦覆盖一介电层，作为隔离用，而在金属线层32与34分别上选择以对角线排列的两方形区域3A与3B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞31。而在第二组设计中，其特点在于控制金属插塞31彼此之间距离h，分别为0.4、0.7、0.9、1.2、1.5、1.8、2.0与3.0微米，八种距离进行试验。并可以此设计依序往上堆叠形成不同层数的多重金属层内连线结构。
设计三
图4是第三种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层42与44，两金属线的线宽均为50微米，而两者间相邻0.8微米。接着平坦覆盖一介电层，作为隔离用。而在金属线层42与44分别上选择以对角线排列的两方形区域4A与4B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞21。而在第三组设计中，其特点在于金属插塞41并不完全塞满4A与4B区域，而是由两金属线层相邻的一端启算，在长为Z宽为Y的区域中，以间隔0.4微米的距离以矩阵方式设置金属插塞41群，其中可按(Z，Y)(微米/微米)＝(30/40)、(30/50)、(20/50)、(10/50)、(40/40)、(30/30)、(20/20)与(10/10)等采取八组区域设置金属插塞41。接着以此方式依序堆叠形成多重金属层内连线结构。
设计四
图5是第四种多重金属层金属插塞阵列设计的上视图。在一具有电路的半导体基底上，形成两平行的金属线层52与54，两金属线的线宽均为100微米，而两者间相邻距离d。接着平坦覆盖一介电层，作为隔离用。而在金属线层52与54分别上选择以对角线排列的两方形区域5A与5B，而在该区域中以方形矩阵方式在介电层中形成等距排列的金属插塞51。而在第四组设计中，其特点在于两金属线层间的距离d设计为0.8、1.0、1.2、2、3、4、5、6、8、10与15微米等多种距离，以了解拉宽两金属线层问的距离，对于金属层间介电层的影响。
接着参见表1，说明己采用上述四种设计的九种不同金属层数与IMD层材料的结构。
表1 结构编号 I II III IV V VI VII VIII IX IMD结构 SACVD#+FEIEO* V V V V V HDPCVD％+PEIEOS V V V V 多重余属 层内连线 堆叠层数 6层金属层/5层金属插塞 V V 5层金属层/4层金属插塞 V V 4层金属层/3层金属插塞 V V 3层金属层/2层金属插塞 V V 2层金属层/1层金属插塞 V#：半大气压化学气相沉积％：高密度电浆化学气相沉积*：四乙氧基硅(plasma enhanced tetraethyl orthosilicate)
分别将第一表中的上述九种结构，以四种设计进行制造，并实际检验其完成成品的金属层问介电层是否有裂缝产生，而各种组合的成品结果分析参见表2。
表2 结构编号 I II III IV V VI VII VIII IX设计一35***0* 0 0 X** X35 0 0设计二0.70.7 0 0 X X1.5 0 0设计三10×1020×20 0 0 X X10×50 0 0设计四33 0 0 X 31 0 0
*：所有形式完全无裂缝
**：所有形式均有裂痕
***：该形式以上无裂痕
由设计一的结果可以看出，层数少的结构(III、IV、VIII、IX)可以通过在相邻的两区域2A与2B间的设置无插塞的缓冲空间23与25，而避免裂缝的产生。然而在多层结构中，即使采用HDPCVD+PETEOS所形成的介电层，在6层金属结构中，仍须保留x值大于35微米的回避区域，才能避免金属层间介电层的裂缝，显示增加回避区域的范围，对于不同IMD材料的改善仍有局限之处。
而在设计二中，主要拉宽金属插塞彼此之间的距离，由第二表中的结果可以看出，当采用HDPCVD+PETEOS所形成的介电层时，则只要金属插塞间保持大于0.7微米的距离，则可完全避免金属裂缝的产生。然而在SACVD+PETEOS所形成的介电层中，仅拉宽金属插塞间的距离，仍无法改善多层金属层结构，如结构V与VI，的介电质裂缝。
在设计三中，主要改变两金属线层上的金属插塞群的分布位置，可以明显看出，在六层结构I中，当采用HDPCVD+PETEOS所形成的介电层时，金属线层的金属插塞分布区域小于10×10微米，而在五层金属层的结构中，必须小于20×20微米时，才能避免金属层间介电层裂缝的产生。而采用SACVD+PETEOS时，则多层结构V与VI均无法避免裂缝产生。而由设计三中可以看出，除了在低层数的多重金属层结构中，设计三中采用的区域大小改变的设计，对于金属层间介电层承受的应力要求最高，即使采用HDPCVD+PETEOS所形成的介电层，仍然必须将金属线层内的金属插塞群缩小在20×20微米，甚至10×10微米之内，必须局限在相当小的面积中，才能避免裂缝的产生。
而在设计四中，显示除了低层数的结构不受影响外，其他无论是HDPCVD+PETEOS或SACVD+PETEOS时，只要将两金属线层间的距离拉大至3微米以上，则金属层间介电层均可以有效地避免裂缝的产生。
因此，根据上述实验结果，发明人等根据设计三的精神，提供一种测试金属层间介电层强度的方法，并参见图6a与图6b加以说明方法流程。
图6a与6b所示为根据本发明一实施例中的一种测试金属层间介电层强度的方法，在一半导体基底60上形成线宽50微米的第一与第二金属线层62A与62B，其中两金属线层大体互相平行上。接着，在第一与第二金属线层62A与62B上上分别定义第一区域6A与第二区域6B，其中第一与第二区域6A与6B为方形，而其边长即等于金属线的线宽50微米，而第一区域与该第二区域6A与6B以对角线方式排列。
仍参见图6a，接着在金属线层62A与62B与基质60上沉积一介电材料，以形成平坦的介电层60A。而在第一与第二区域6A与6B上的介电层上分别形成n×m个第一与第二插塞61，分别与第一与第二金属线层62A与62B形成电性连接，m与n为自然数且可为相同或不同，如形成9×9＝81个金属插塞。而第一与第二插塞分别以等距离方式，由第一与第二区域6A与6B对角的顶点排列为n×m的矩阵。
在本发明一较佳实施例中，可参见图6b，在第一与第二区域6A与6B中选择I、II与III等三组面积，其中I为10×10微米、II为20×0微米，而III则为50×50微米，与第一与第二区域的全面积相同。选择I、II、III三组面积之一，借以在介电层60A中，形成金属插塞群61。
接着，在介电层60A上，形成第三金属线层64A与第四金属线层64B，其中该第三与第四金属线64A与64B分别正对于该第一与第二金属线，以在该第一与第二区域的介电层中，分别形成[金属层64A+金属插塞61]与[金属层64B+金属插塞61]所组成的两组金属双镶嵌结构。
上述第一、第二、第三与第四金属线层可采用铝金属层或铜金属层。而上述金属插塞可采用铜金属、铝金属或钨金属。而介电层可采用低介电值的含甲基的硅氧化物，但本发明并非以此为限。
上述金属双镶嵌结构可依需要建构多层，以形成多重金属层内连线结构，如图6a中者为三层金属层结构。当该结构完成后，可通过光学显微镜或电子显微镜检查两组金属双镶嵌结构中，金属层间介电层是否有裂缝产生。当有裂缝产生时，表示该介电层强度低于标准，不符需要。
由于上述本发明的测试金属层间介电层强度的方法，可以在第一与第二区域中，选择不同对角线面积，以建构不同分布的金属插塞群的多重金属层内连线结构。并比较在相同金属线宽与相同金属插塞面积下，金属层间介电层所受到的应力影响。由于对角线结构对金属层间介电层的应力作用最明显，因此通过上述本发明的方法，可以快速得到关于介电层在金属层间的强度数据。
而为了避免金属层间介电层的裂缝，本发明更提出一种多重金属层内连线结构，并以图7加以说明。图7所示为根据本发明一实施例中的一种多重金属层内连线结构，在一具有电路的半导体基底70上，沉积一介电层70A，而第一金属线层72A与第二金属线层72B，分别位于基底70上，镶嵌于该介电层70A中，其中第一金属线层以一距离d，平行于该第二金属线层。而多第一金属插塞71A，设置于介电层70A中与该第一金属线层72A连接，与该半导体基底中的电路构成电性连接。而多第二插塞71B，设置于该介电层70中与第二金属线层72B连接，与该半导体基底的电路构成电性连接。而第三金属线层74A与第四金属线层74B，则位于该第一与第二金属线层上方，与第一与第二插塞71A与71B间形成金属双镶嵌结构。其中，该第三金属线层74A相邻于该第四金属线层的一边74B，大于下方第一与第二金属线层间1/2d的位置，而第四金属线层74B仍保持距离d，平行于第三金属线层74A。
在一较佳实施例中，上述交错式金属双镶嵌结构可依需要建构多层，以形成多重金属层内连线结构。而上述第一第二、第三与第四金属线层72A、72B、74A与74B，可采用铝金属层或铜金属层。而上述金属插塞71A与71B可采用铜金属、铝金属或钨金属。而介电层可采用低介电值的含甲基的硅氧化物，但本发明并非以此为限。
而上述的多重内连线结构，第一与第二金属插塞71A与71B，可以设置于第一与第二金属线层的对角线的方形区域中，更可为矩阵式均匀排列。
根据本发明的金属层间的交错式设计，其优点在于两组金属双镶嵌结构中，不会出现连续的金属层间介电层通道，如图7所示，金属层间介电层已被分割为片段，因此消除了多层金属所产生的强大应力，有效的避免的金属层间介电层产生裂缝。
而根据前述四组设计的实验结果，本发明中更提出另一种多重金属层内连线结构，参见图8加以说明。在图8中，在一具有电路的半导体基底80上，沉积一介电层80A，而第一金属线层82A与第二金属线层82B，分别位于基底80上，镶嵌于该介电层80A中，其中第一金属线层保持大于或等于3微米的距离平行于该第二金属线层。而多第一金属插塞81A，设置于介电层80A中与该第一金属线层82A连接，与该半导体基底中的电路构成电性连接。而多第二插塞81B，设置于该介电层80中与第二金属线层82B连接，与该半导体基底的电路构成电性连接。而第三金属线层84A与第四金属线层84B，则位于该第一与第二金属线层正上方，与第一与第二插塞81A与81B间形成金属双镶嵌结构，且第三与第四金属线层间的平行距离，与第一及第二金属线层间距离相同。
在一较佳实施例中，上述交错式金属双镶嵌结构可依需要建构多层，以形成多重金属层内连线结构。而上述第一、第二、第三与第四金属线层82A、82B、84A与84B，可采用铝金属层或铜金属层。而上述金属插塞81A与81B可采用铜金属、铝金属或钨金属。而介电层可采用低介电值的含甲基的硅氧化物，但本发明并非以此为限。
由于根据前述四组设计的实验结果，发现只要两组金属双镶嵌结构间的距离大于或等于3微米，即可有效的减低金属层间介电层的应力，并保持金属层间介电层的完整，因此上述本发明所提出的多重金属层内连线结构，可以有效的避免金属层间介电层结构受到两金属线层的破坏。
虽然本发明通过较佳实施例揭示如上，然其并非用以限定本发明，本行业内的普通技术人员，在不脱离本发明的精神和范围内，可做出一定变化与润饰，因此本发明的保护范围应以权利要求书所界定的范围为准。