增加耦合率的快闪存储器制造方法 【技术领域】
本发明涉及一种存储元件的制造方法，特别是一种快闪存储器的制造方法，具有高耦合率面增加程序化(programming)及擦除的效率。背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器，其具有控制栅极及浮动栅极(floating gate)的分离式栅极，且为了节省电路布局空间，通常每两个比特共用一源极/汲极以进行写入、读取及擦除等动作。另一方面，现今在制作快闪存储器时，是采用浅沟槽隔离法(shallow trench isolation，STI)的隔离技术取代传统的区域氧化法(local oxidation of silicon，LOCOS)来隔离主动区(OD)以实现缩小存储装置尺寸的目的，进而有效的提升半导体装置积集度。
图1是传统的快闪存储器的结构剖面示意图。标号100表示为一半导体基底，标号102表示为隔离层，标号104表示为掺杂区，标号106及110分别表示为隧穿介电层及栅极间介电层，标号108及112分别表示为浮动栅极及控制栅极，标号Y及X分别表示为浮动栅极108的上及下表面积的宽度。随着存储装置尺寸缩小化，浮动栅极的表面积也会随的缩小而降低浮动栅极与控制栅极之间的有效电容，导致电容耦合率的下降。电容耦合率是指施加于控制栅极上的电压耦合至浮动栅极的参数。电容耦合率(Cp)的定义如下：
Cp＝Ccf/(Ccf+Cfs)
其中Ccf代表控制栅极与浮动栅极之间的电容，且Cfs代表浮动栅极与基底之间的电容。电容耦合率低表示其程序化与存取效率不佳。
为了提升快闪存储器的程序化与存取效率，可通过增加控制栅极与浮动栅极之间地电容Ccf面使电容耦合率Cp增加。因此，增加控制栅极与浮动栅极之间电容的表面积以增加Ccf电容值来提高耦合率Cp。例如，美国专利第6,225,162号揭示一种具有阶梯外型的多晶硅浮动栅极以增加快闪存储装置的栅极耦合率，其通过形成依据阶梯外型的浮动栅极以增加控制栅极与浮动栅极之间的表面积而增加电容耦合率。然而，此种增加Ccf电容值的方式所。增加的耦合率有限。
因此，本发明提供一种增加耦合率的快闪存储器，其通过在凸起的隔离结构的侧壁，额外形成介电间隔部(spacer)来缩小浮动栅极底部的尺寸。如此一来，能有效降低浮动栅极与半导体基底之间的电容Cfs，以大幅增加耦合率进而提升快闪存储器的程序化及擦除效率。发明内容
本发明的目的在于提供一种增加耦合率的快闪存储器制造方法，通过在凸起的第二绝缘层的侧壁形成介电间隔部以使浮动栅极下表面积小于上表面积，进而增加耦合率。
根据所述的目的，本发明提供一种增加耦合率的快闪存储器制造方法，包括下列步骤：在一半导体基底上依序形成一第一绝缘层及一硬式掩模层；定义蚀刻硬式掩模层、第一绝缘层及半导体基底、以在半导体基底形成两个沟槽；在两个沟槽内填入第二绝缘层；去除硬式掩模层，使第二绝缘层凸出于第一绝缘层表面而构成两隔离结构；实施一离子布植，以在隔离结构两侧的半导体基底形成掺杂区；在凸起的隔离结构侧壁形成介电间隔部而露出掺杂区表面；在露出的掺杂区表面上依序形成隧穿介电层及浮动栅极，且浮动栅极表面大体齐平于第二绝缘层表面；在两隔离结构及浮动栅极上依序形成栅极间介电层及控制栅极以完成快闪存储器的制作。其中，掺杂区的掺杂元素为硼，且浓度在60k到2×1013的范围。
又根据所述的目的，本发明提供一种增加耦合率的快闪存储器制造方法，包括下列步骤：在一半导体基底上依序形成一第一绝缘层及一硬式掩模层；定义蚀刻硬式掩模层、第一绝缘层及半导体基底，以在半导体基底形成两个沟槽；在两个沟槽内填入第二绝缘层；去除硬式掩模层，使第二绝缘层凸出于第一绝缘层表面而构成两隔离结构；实施一离子布植，以在隔离结构两侧的半导体基底形成掺杂区；在凸起的隔离结构侧壁形成介电间隔部面露出掺杂区表面；在露出的掺杂区表面上依序形成一隧穿介电层及一浮动栅极，且浮动栅极局部重叠于隔离结构而露出部分的隔离结构表面；以及在露出的隔离结构表面及浮动栅极表面依序形成一栅极间介电层及一控制栅极以完成快闪记记体的制作。其中，掺杂区的掺杂元素为硼且浓度在60k到2×1013的范围。附图说明
图1是传统的快闪存储器的结构剖面示意图；
图2a到图2g是根据本发明第一实施例的快闪存储器的制造方法的效果的剖面示意图；
图2a到图2e及图2h到图2i是根据本发明第二实施例的快闪存储器的制造方法的效果的剖面示意图；
图3是图2g所示内容的平面图；
图4是图2i所示内容的平面图。具体实施方式
图2a到图2g及说明了本发明第一实施例的增加耦合率的快闪存储器制造方法。首先，请参照图2a，提供一半导体基底200，例如一硅晶圆，在基底200上依序沉积形成一绝缘层202，例如氧化层，及硬式掩模层(hardmask)204，例如氮化硅层，厚度分别约为110埃()及1600。
接下来，请参照图2b，为了定义出主动区OD，首先定义蚀刻硬式掩模层204以露出绝缘层202，接着以图案化的硬式掩模层204作为掩模来蚀刻露出的氧化层202及下方的半导体基底200面在半导体基底200形成作为隔离结构的两个沟槽200a。然后，在沟槽200a内壁形成厚度约200的垫氧化层206。
接下来，请参照图2c，通过高密度电浆化学气相沉积法(HDPCVD)在两个沟槽200a内填入绝缘层208，例如氧化硅层，以使绝缘层208表面大体齐平于图案化的硬式掩模层204表面。随后，去除硬式掩模层204，使两个绝缘层208凸出于氧化层202表面，以构成两隔离结构。
接下来，请参照图2d，实施硼(B)离子布植，以在绝缘层208两侧的半导体基底200形成掺杂区201。此掺杂区201的掺杂浓度在60k到2×1013的范围，且掺杂区201是在完成快闪存储器制作后，用以闭锁主动区OD的通道(图中未示)以避免快闪存储器永远处于开启(turn on)状态。
接下来，请参照图2e，通过四乙基硅酸盐(tetraethyl orthosilicate，TEOS)作为化学气相沉积的反应气体，以在隔离结构之间填入介电层(图中未示)例如气化硅层。随后，非等向性蚀刻所述的介电层，以在凸起的绝缘层208侧壁形成介电间隔部208a并同时去除位于介电间隔部208a之间的绝缘层202以露出掺杂区201表面。
接下来，请参照图2f，在露出的掺杂区201表面上依序形成厚度约90的介电层210，例如氧化硅层，及第一导电层212，例如多晶硅层，且第一导电层212表面大体齐平于绝缘层208表面。其中，介电层210是作为隧穿介电层且第一导电层212是作为一浮动栅极。
最后，请参照图2g及图3，在绝缘层208及第一导电层212上依序形成厚度约270的介电层214及厚度约2500的第二导电层216，例如多晶硅层。其中，介电层214是由氧化硅/氮化硅/氧化硅(ONO)所构成，以作为栅极间介电层。由图可知，由于浮动栅极212两侧与介电间隔部208a相邻，所以浮动栅极212的下表面积宽度X’小于上表面积宽度Y，亦即，浮动栅极212的下表面积小于上表面积。换言之，本方法具有较小的Cfs。(浮动栅极与基底之间的电容)。与传统方法比较而言，浮动栅极212的下表面积宽度X’较小，且可由先前所述的电容耦合率Cp定义得知本实施例可增加快闪存储器的耦合率。接着，如图3所示，其绘示出图2g的所示部份的平面图，定义蚀刻第二导电层216以构成垂直浮动栅极的控制栅极。随后，再定义蚀刻未覆盖有第二导电层216的介电层214部分(如图3所示)及第一导电层212部分(图中未示)而完成快闪存储器的制作。
以下同样配合第2a到2e图及图2h到图2i说明本发明第二实施例的增加耦合率的快闪存储器制造方法。由于图2a到图2e的步骤是与第一实施例相同，在此省略其说明。
请参照图2h，在露出的掺杂区201表面上依序形成厚度约90的介电层210，例如氧化硅层，及第一导电层212，例如多晶硅层，且第一导电层212亦形成于绝缘层208上及介电间隔部208a上。其中，介电层210是作为隧穿介电层。接着，在第一导电层212上形成图案化的光阻层213，以定义蚀刻第一导电层212使第一导电层212局部重叠于绝缘层208而露出部分的绝缘层208表面，如此便构成一浮动栅极。
接下来，请参照图2i及图4，在露出的绝缘层208表面及浮动栅极212表面依序形成介电层214及第二导电层216，例如多晶硅层。同样地，介电层214是由氧化硅/氮化硅/氧化硅(ONO)所构成，以作为栅极间介电层。由图可知，浮动栅极212的下表面积宽度X’小于上表面积宽度Y’，亦即，浮动栅极212的下表面积小于上表面积。另一方面，在本实施例中，浮动栅极212的上表面积宽度Y’较第一实施例的上表面积宽度Y大。因此根据电容耦合率Cp定义可知，第二实施例的方法可进一步增加快闪存储器的耦合率。接着，如图4所示，其绘示出图2i的平面图，定义蚀刻第二导电层216以构成垂直浮动栅极的控制栅极。随后，再定义蚀刻未覆盖有第二导电层216的介电层214部分(如图4所示)及第一导电层212部分(图中未示)而完成快闪存储器的制作。
综上所述，根据本发明实施例的制造方法，能通过降低浮动栅极与半导体基底之间的电容Cfs或同时增加控制栅极与浮动栅极之间的电容Ccf来大幅增加耦合率进而提升快闪存储器的程序化及擦除效率。
虽然本发明已通过较佳实施例揭示如上，然而其并非用以限制本发明，本行业的普通技术人员在不脱离本发明的精神和范围内，可能会作出一些变化与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。