制造半导体装置的方法 【技术领域】
本发明涉及制造有电阻器电路的互补MOS半导体装置的方法，为此需要低电压运转、低功耗、和高驱动功率。特别地，本发明涉及功率管理半导体装置，诸如电压检测器(下文中称作VD)、电压调节器(下文中称作VR)或开关稳压器(下文中称作SWR)；或者模拟半导体装置，诸如运算放大器或比较器。
技术背景
通常，使用多种互补MOS半导体装置，其具有使用多晶硅等制成的电阻器的电阻器电路。图12示出有电阻器电路的传统半导体装置结构的实例。形成有互补MOS(下文中称作CMOS)结构，其包括N沟道MOS(下文中称作NMOS)晶体管214，其中形成于P型半导体衬底201的栅绝缘膜205上的栅电极221由N+型多晶硅制成；和P沟道MOS(下文中称作PMOS)晶体管215，其中形成为N阱区202的栅电极221也由N+型多晶硅制成。形成有杂质扩散层203和204作为MOS晶体管214和215的部件。形成有用于分压的分压电路的电阻器216和217、设定时间常数的CR电路等，其形成于场绝缘膜206上。这些部件构成电阻器电路。这里，电阻器216和217分别由高浓度杂质区208和209以及高阻区210和211组成。
在有电阻器电路的互补MOS(CMOS)半导体装置中，由于制造操作的简易性和稳定性，鉴于其极性，N+型多晶硅常用于栅电极。该情形中，由于栅电极和半导体衬底(阱)之间功函数的关系，NMOS晶体管变成表面沟道型NMOS晶体管。另一方面，在PMOS晶体管地情形中，还是由于栅电极和半导体衬底之间功函数的关系，阈值电压变成大约是-1V。这样，当为了降低阈值电压进行杂质注入时，PMOS晶体管变成埋入沟道型PMOS晶体管，其中沟道形成于衬底内部部分，其略深于其表面。因为载流子通过衬底的内部部分迁移，埋入沟道型晶体管有高迁移率的优点。但是，当阈值电压降低时，亚阈值(subthreshold)的性能大大地变坏，从而提高漏电流。这样，对于PMOS晶体管，与NMOS晶体管相比，很难降低电压并缩短沟道。
并且，作为能够在NMOS晶体管和PMOS晶体管中都能降低电压的结构，有同极栅结构，其中栅电极的极性设定为等于该晶体管的。根据该结构，N+型多晶硅用于NMOS晶体管的栅电极，P+型多晶硅用于PMOS晶体管的栅电极。这样，每个晶体管变成表面沟道型晶体管。结果是，可以抑制漏电流，并降低电压。然而，在成本和性能上有下列问题。即，当形成有不同极性的栅电极时，制造步骤的数目从而增加了，引起了制造成本和制造周期的增长。另外，至于作为最基本电路元件的非门电路(inverter circuit)，通常，为了提高面积效率，NMOS晶体管和PMOS晶体管栅电极的布局这样来做，使得通过金属的连接被避免，并使用从NMOS晶体管到PMOS晶体管二维延续的一片多晶硅或者由多晶硅膜和高熔点金属硅化物膜的叠层组成的多酸结构。然而，当栅电极用多晶硅制成作为单层时，由于在多晶硅中PN结的高阻抗，这是不实际的。并且，当栅电极有多酸结构时，在制造步骤中热处理过程中通过高熔点金属硅化物膜，N型杂质和P型杂质都以高速扩散到有相反导电性的相应的栅电极中。结果是，功函数改变了，阈值电压不稳定。
【发明内容】
为了解决上述问题，本发明采用下列措施。(1)制造半导体装置的方法包括以下步骤：通过热氧化在半导体衬底上形成元件隔离绝缘膜；通过热氧化形成栅绝缘膜；在栅绝缘膜上以500-2500的厚度淀积第一多晶硅膜；用杂质掺杂第一多晶硅膜，使得杂质的浓度是1×1018原子/cm3或更高以使第一多晶硅膜的导电类型是P型；在具有P型的第一多晶硅膜上淀积具有500-2500厚度的高熔点金属硅化物膜；在高熔点金属硅化物膜上淀积具有500-3000厚度的绝缘膜；刻蚀具有P型的第一多晶硅膜、高熔点金属硅化物膜、和绝缘膜以形成栅电极；在元件隔离绝缘膜上淀积具有500-2500厚度的第二多晶硅膜；用第一导电类型的杂质以1×1014-9×1018原子/cm3的浓度掺杂第二多晶硅膜的整个区域或第二多晶硅膜的第一区域；用第二导电类型的杂质以1×1014-9×1018原子/cm3的浓度掺杂第二多晶硅膜的第二区域；刻蚀第二多晶硅膜以形成由第二多晶硅膜组成的电阻器；用第一导电类型的杂质以1×1016-1×1018原子/cm3的浓度掺杂第一导电类型MOS晶体管的低浓度扩散区；用第二导电类型的杂质以1×1016-1×1018原子/cm3的浓度掺杂第二导电类型MOS晶体管的低浓度扩散区；用第一导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第一区的部分或整个区；实施热处理使得第一导电类型MOS晶体管的低浓度扩散区和第二导电类型MOS晶体管的低浓度扩散区有与栅电极重叠的区域；用第一导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第一区的部分或整个区；用第二导电类型的杂质以1×1019原子/cm3或更高的浓度掺杂第二多晶硅膜第二区的部分或整个区；在半导体衬底之上形成中间绝缘膜；在半导体衬底之上的中间绝缘膜中形成接触孔；在接触孔中提供金属线路。
(2)制造半导体装置的方法，特征在于第一多晶硅膜的杂质引入方法是硼的离子注入。
(3)制造半导体装置的方法，特征在于第一多晶硅膜的杂质引入方法是BF2的离子注入。
(4)制造半导体装置的方法，特征在于第一多晶硅膜的杂质引入方法是当杂质混入其中时淀积第一多晶硅膜的掺杂CVD法。
(5)制造半导体装置的方法，特征在于淀积在高熔点金属硅化物膜上的绝缘膜由氧化物膜组成。
(6)制造半导体装置的方法，特征在于淀积在高熔点金属硅化物膜上的绝缘膜由氮化物膜组成。
(7)制造半导体装置的方法，特征在于淀积在高熔点金属硅化物膜上的绝缘膜由氧化物膜、氮化物膜和不同于该氧化物膜的另外氧化物膜的叠层组成。
(8)制造半导体装置的方法，特征在于同时进行用第一导电类型杂质以1×1016-1×1018原子/cm3的浓度掺杂第一导电类型MOS晶体管的低浓度扩散区的步骤和把第一导电类型杂质掺杂到第二多晶硅膜第一区的部分和整个区的步骤，且同时进行用第二导电类型杂质以1×1016-1×1018原子/cm3的浓度掺杂第二导电类型MOS晶体管的低浓度扩散区的步骤和把第二导电类型杂质掺杂到第二多晶硅膜第二区的部分和整个区的步骤。
(9)制造半导体装置的方法，特征在于第一导电类型的杂质以1×1019原子/cm3或更高的浓度向第二多晶硅膜第一区的部分或整个区中的掺杂与向第一导电类型MOS晶体管扩散区的掺杂同时进行，且第二导电类型的杂质以1×1019原子/cm3或更高的浓度向第二多晶硅膜第二区的部分或整个区中的掺杂与向第二导电类型MOS晶体管扩散区的掺杂同时进行。
附图简要说明
图1是示出根据本发明实施方案的CMOS半导体装置的示意横截面图。
图2是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。制造CMOS半导体装置的方法的横截面图。
图3是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。制造CMOS半导体装置的方法的横截面图。
图4是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图5是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图6是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图7是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图8是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图9是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图10是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图11是示出根据本发明按步骤顺序制造CMOS半导体装置的方法的横截面图。
图12是示出常规CMOS半导体装置的一个实施例意性横截面图。
实施本发明的最佳样式
下文中，本发明的实施方案将用附图详细说明。图1是横截面图，示出根据本发明实施方案具有电阻器电路的CMOS半导体装置。
本实施方案中，N型阱扩散层区102形成于P型硅半导体衬底101中并具有与衬底相反的导电类型。另外，对于N型MOS晶体管114，每个具有与硅半导体衬底101相反导电类型的杂质扩散层形成于其中。对于P型MOS晶体管115，每个具有与N型阱扩散层区域102相反导电类型的杂质扩散层形成于其中。除了杂质扩散层外每个晶体管由栅绝缘膜105和栅电极组成。栅电极具有P+型多晶硅膜107和高熔点金属硅化物膜112的叠层多酸结构。从而氧化物绝缘膜113淀积在栅电极上，作为掩模组件。这里，氮化物膜可以用作栅电极的掩模组件。此外，P型硅半导体衬底在这里被使用。然而，P型阱扩散层可以形成在N型硅衬底中，以便于构造到那里的CMOS半导体装置。
并且，本实施方案中，在场绝缘膜106上形成多晶硅电阻器116，其由第二多晶硅膜制成并有N型作为第一导电类型；以及多晶硅电阻器117，其由第二多晶硅膜制成并具有P型作为第二导电类型。这里，作为CMOS晶体管中栅电极一部分的多晶硅膜107和多晶硅电阻器116和117以分开的步骤形成并具有不同膜厚度。形成多晶硅电阻器以薄于栅电极。例如，栅电极的膜厚度大约是2000-6000。另一方面，每个电阻器的膜厚度是500-2500。当多晶硅电阻器薄的时候，可以设定高的薄片电阻，温度性能变得优选。这样，电阻器的精确性可以进一步提高。
N型多晶硅电阻器116包括高阻区110和高浓度杂质区108，其提供在电阻器的两末端部分，使得它们与线路组件之间充分接触。高阻区110的杂质浓度由离子注入控制，从而形成各有理想电阻值的电阻器。类似地，P型多晶硅电阻器117包括高阻区111和高浓度杂质区109。电阻值根据高阻区的杂质浓度设定。
例如，薄片电阻值依赖于电阻器的使用。在通常分压电路的情形中，使用从几KΩ/平方-几十KΩ/平方的薄片电阻值。这时，硼或BF2用作P-型电阻器117的杂质，其浓度大约是1×1014-9×1018原子/cm3。磷或砷用作N型电阻器116的杂质，其浓度大约是1×1014-9×1018原子/cm3。
并且，N型电阻器116和P型电阻器117都示于图1。然而，考虑到这些电阻器的特征和产品所需要的性能，为了减少步骤的数目和成本，有一种情形，其中只有N型电阻器116和P型电阻器117中的一个被安装。
这样，当栅电极被设为P+型时，PMOS晶体管变成表面沟道型PMOS晶体管。因而，即使当阈值减小时，与埋入沟道型晶体管相比，漏电流可以被抑制。另一方面，在NMOS晶体管的情形中，当栅电极被设为P+型时，变成埋入沟道型NMOS晶体管。这里，比硼有着更小扩散系数的砷被用作杂质以注入，用于减小阈值电压。这样，与使用N+型栅电极的PMOS晶体管相比，NMOS晶体管变成类似于表面沟道型晶体管的状态。此外，砷有在硅膜和氧化物膜之间的界面附近聚集的性质。因而，NMOS晶体管进一步达到了类似于表面沟道型晶体管的状态。结果是，即使当阈值在N型MOS晶体管中减小时，漏电流也可以被抑制，低电压操作是可能的。至于同极栅结构，当N型MOS晶体管和P型MOS晶体管的相应栅电极被设为P+型时，制造步骤从而简化，成本可以降低。
另外，在图1中，为了下述目的：沟道长度调制的改善、起因于热载流子的可靠性下降的抑制、和对于模拟电路非常重要的漏耐压的提高，使用一种MOS晶体管结构，其是所谓的双扩散漏(DDD)结构，其中与栅电极重叠的低浓度杂质扩散层N119和P120位于源和漏二者中，与栅电极重叠的高浓度杂质扩散层N+103和P+104位于源和漏中，或只在漏中。根据该结构，高浓度杂质扩散层与栅电极重叠，从而有一个优势在于MOS操作中的寄生电容可以通过重叠做得很小。
通过选择性地形成例如，使用离子注入法和热处理然后提供高浓度杂质扩散层的低浓度杂质扩散层形成图1所示的结构。至于低浓度杂质扩散层，在NMOS晶体管114的N120的情形中，磷或者砷被用作杂质，浓度大约是1×1016-1×1018原子/cm3。在PMOS晶体管115的P121的情形中，硼或BF2被用作杂质，浓度大约是1×1016-1×1018原子/cm3。至于高浓度杂质扩散层，在NMOS晶体管114的N+103的情形中，磷或砷被用作杂质，浓度是1×1019原子/cm3或更高。在PMOS晶体管115的P+型104的情形中，硼或BF2被用作杂质，浓度大约是1×1019原子/cm3或更高。
向着轻扩散层N119和P120与重扩散层N+103和P+104之间沟道侧的横向扩散的量的差别通常大概是0.2μm-1μm。图1中，PMOS晶体管115只有一侧变成DDD结构，NMOS晶体管114的两侧每一个都变成DDD结构。然而，根据电路中使用元件的方法，可以选择适于电路的结构，而不管MOS晶体管的导电类型。通常，当电流方向是双向，源和漏根据情形被置换使得耐电压对于两个方向都需要时，源和漏都被做成有DDD结构。当电流方向是单向，源和漏固定，一侧，即只有漏侧被做得有DDD结构，以缩短有效沟道长度。
从上述说明，与使用N+型多晶硅单极作为栅电极制造传统CMOS晶体管的方法相比，根据本发明使用P+型多晶硅单极作为栅电极制造CMOS晶体管的方法，在低压操作和低功耗上是有效的技术。另外，半导体装置包括不同于栅电极的多晶硅电阻器和偏移结构晶体管，从而，另外使高级功能和高精确度成为可能，其对模拟电路是必需的。
其次，制造图1中所示实施方案的半导体装置的步骤将基于图2-11说明。
例如，磷离子注入到P型硅半导体衬底101中，退火在1000℃-1175℃实施3小时-20小时。这样，磷离子扩散以形成具有大约1×1016原子/cm3杂质浓度的N型阱扩散层102。接下来，场绝缘膜106用LOCOS法形成，栅绝缘膜105通过热氧化以大约100-300的膜厚度形成，实施离子注入以得到预定的阈值电压。这之后，第一多晶硅膜通过低压CVD法以大约500-2500的膜厚度淀积。然后，硼离子或BF2离子注入到该第一多晶硅膜中，使得其离子浓度等于或高于1×1018原子/cm3，从而形成P+型多晶硅膜107(图2)。
这里，P+多晶硅膜通过离子注入形成。然而，P+型多晶硅膜可以通过淀积多晶硅膜而诸如硼的杂质同时混入其中的掺杂CVD法形成。这之后，作为高熔点金属硅化物膜的硅化钨膜112通过溅射法等淀积在P+型多晶硅膜上。注意，这里，硅化钨膜被用作高熔点金属硅化物。然而，硅化钼膜、硅化钛膜、或硅化铂膜也可以被使用。然后，作为掩模组件以防止N型杂质引入到P+型栅电极上的氧化物绝缘膜113通过低压CVD法(图3)淀积在高熔点金属硅化物膜112上500-3000，并用光刻胶图形化以形成P+型栅电极。这里，氮化物膜可以作掩模组件。然后，通过热氧化、低压CVD法等，氧化物膜以100-500形成到栅电极部分和半导体衬底的表面上(图4)。
此外，这里，作为P+型栅电极上的绝缘膜113，有着例如300膜厚度的氧化物膜、通过CVD法形成的有500膜厚度的氮化物膜和有大约10膜厚度的热氧化物膜的叠层结构的绝缘膜可以被形成以形成高质量电容器。
其次，如图5所示，通过CVD法或溅射法，有例如1000膜厚度的第二多晶硅膜118淀积在整个表面上。然后，为了形成低浓度P型电阻器，作为P杂质的BF2离子以，例如，1×1014原子/cm2的剂量注入到整个第二多晶硅膜118上。注意，可以用硼代替BF2。
之后，如图6所示，第二多晶硅膜118用光刻胶119图形化以便于以后形成低浓度N型电阻器区，磷离子以例如3×1014原子/cm2的剂量被选择地注入。这时，为了形成稳定性的N型电阻器，需要磷的剂量设定得等于或大于BF2的2倍。注意，可以用砷代替磷。当用于设定P型电阻器薄片电阻值的硼事先引入到以后变成N型的多晶硅电阻器区中并以后重新注入到使用磷或砷作为N型杂质的N型电阻器中时，薄片电阻可以有效地提高。注意，使用光刻胶等做成的相应的掩模对P型电阻器区和N型电阻器分开实施离子注入的方法也可以被使用。
之后，除去光刻胶119，然后用光刻胶实施图形化，实施RIE各向异性干刻蚀，从而形成多晶硅电阻器116，具有作为第一导电类型的N型；和多晶硅电阻器117，具有P型作为第二导电类型，如图7所示。
其次，如图8所示，光刻胶119被图形化，作为N型杂质的砷或磷用离子注入法掺杂，使得杂质浓度变成大约是1×1016-1×1018原子/cm3，从而形成N型低浓度杂质区120作为NMOS晶体管的源和漏。此外，有可能第二多晶硅电阻器N型杂质的引入在图6中忽略，而是在图8中N型低浓度杂质掺杂到N型电阻器的整个区以形成高阻N型电阻器。
除去光刻胶之后，如图9所示，新的光刻胶119被图形化，作为P型杂质的硼或BF2通过离子注入法掺杂，使得杂质浓度变成大约1×1016-1×1018原子/cm3，从而形成P型低浓度杂质区121作为PMOS晶体管的漏。这时，如有必要，低浓度杂质扩散层也可以在源中被形成。此外，有可能第二多晶硅电阻器P型杂质的引入在图5中被省略，代替的是图9中P型低浓度杂质掺杂到P型电阻器的整个区中以形成高阻P型电阻器。
其次，如图10所示，用光刻胶119实施图形化，作为N型杂质的砷通过离子注入法以5×1015原子/cm2的剂量掺杂。结果是，在有N型作为第一导电类型的第二多晶硅电阻器116中用于充分接触铝线路的高浓度杂质区108和要成为NMOS晶体管源和漏的N型高浓度杂质区103被同时形成。代替被省略了的图4和图8所示N型杂质到第二多晶硅电阻器中的引入，图9中N型高浓度杂质可以掺杂到N型电阻器的整个区中以形成有相对低电阻的N型电阻器。
然后，光刻胶除去之后，如图11所示，用光刻胶119实施图形化，作为P型杂质的BF2通过离子注入法以5×1015原子/cm2的剂量掺杂。结果是，在有P型作为第二导电类型的第二多晶硅电阻器117中用于充分接触铝线路的高浓度杂质区109和要成为PMOS晶体管源和漏的P型高浓度杂质区104被同时形成。图11中，P型高浓度杂质可以掺杂到P型电阻器的整个区中以形成有相对低电阻的P型电阻器。
之后，虽然没有示出，如传统的半导体工艺那样，中间绝缘膜的形成、接触孔的形成、铝线路图形的形成以及保护膜和其图形化的形成被实施以制造互补MOS半导体装置。
这样，本发明的实施方案样式基于使用P型半导体衬底的实施方案说明。即使当衬底的极性反转且N衬底P阱型的P+型单极栅CMOS晶体管用N型半导体衬底制造时，实现低电压操作、低功耗、和低成本的半导体装置可以如上面说明的内容和原理那样被提供。
工业可应用性
如上所述，对于各包括CMOS晶体管和电阻器的模拟半导体装置以及功率管理半导体装置，本发明的制造方法是得到P型多酸结构的方法，其作为P型多晶硅膜和用于由CMOS晶体管中导电类型那样划分的NMOS晶体管和PMOS晶体管二者的相应栅电极的高熔点金属硅化物的叠层结构；和进一步的半导体装置制造方法，其中用于分压电路和CR电路的电阻器用作为不同于栅电极的层的多晶硅膜形成，从而可以得到更高精确度电阻器。于是，与具有N+型多晶硅栅单极的传统CMOS晶体管和其中沟道与栅电极有同样极性的传统同极栅CMOS晶体管相比，在成本、制造周期和元件性能上有优势。此外，可以实现有高级功能和高精确性的模拟半导体装置以及功率管理半导体装置。