具有向下延伸支脚的芯片承载件的多芯片半导体封装件 【技术领域】
本发明是关于一种半导体封装件，特别是关于一种以具有多条向下延伸支脚的芯片承载件取代芯片座(Die Pad)来承载半导体芯片的半导体封装件。
背景技术
电子产品向轻、薄、短、小化的趋势发展，半导体装置向低成本、高性能及小体积的方向发展，在自身功能要求日益增加且体积尽可能减小的趋势下，遂有如TSOP(Thin Small Outline Package)、SSOP(Shrink Small Outline Package)及TQFP(Thin Quad Flat Package)等整体封装厚度仅1微米，甚至0.75微米(如UTSOP(Ultra Thin SmallOutline Package))等薄型封装产品问世；更进一步要求于一半导体装置中装设有两个或更多半导体芯片，借由增加集成电路密度、记忆容量与处理速度。
美国专利第5,527,740号案发明一种具有多芯片的薄型半导体装置。如附图1所示，这种现有半导体装置1是于一导线架10的芯片座102的正反两面100，101分别地粘贴一胶黏层11，以供一第一芯片12及一第二芯片13粘贴安装其上，若干条第一及第二金线群14，15各提供该第一，第二芯片12，13与该芯片座102周围的众多条管脚103间进行电性藕接，最后用一封装胶体16将该第一芯片12、第二芯片13、多条金线14，15以及部分管脚103包覆，仅防止芯片表面受到外界水气及污染物对器件的损坏。
传统管脚连接型封装件内的芯片座102是配合预设芯片尺寸加以设计，如附图2所示，在模压步骤中注入一熔融封装树脂16(同封装胶体的标号16)，则模流流经芯片座102及其上粘附的第一、第二芯片12，13时，受到阻碍而分成一股上模流17(指流经第二金线群15、第二芯片13及模具19上模穴192的树脂模流)及另一股下模流18(指流经第一金线群14、第一芯片12及模具19下模穴193的树脂模流)，以令该芯片座102及第一，第二芯片12，13是完整地包覆于封装胶体16中。然而，随着整体封装件厚度渐趋薄化(即降低封装模具的模穴高度)，上部的封装装置1会产生诸多问题：首先，前述封装装置1的封装胶体16厚度随模穴192，193高度降低而减少，使得封装胶体地机械强度较为薄弱，则芯片12，13、芯片座102与芯片座102表面附着的封装胶体16会因三者的热膨胀系数不同，在后续制造过程中产生分层现象(Delamination)，导致成品品质下降。
另一方面，当模穴整体高度H缩减至1微米甚至0.75微米(如上述UTSOP封装件)时，扣除该第一芯片12、第二芯片13、芯片座102正反两面的胶黏层11，以及芯片座102本身厚度，则从以下计算公式可知提供上模流或下模流填充的单边模穴高度平均仅只有8密耳(mil，相当于千分之一英时)：
[1-(0.2×2+0.03×2+0.13)]/2＝0.205(毫米)(相当于8密耳)
(模穴整体高度1毫米，单一芯片厚度0.2毫米，单一胶黏层厚度0.03毫米加上芯片座厚度0.13毫米。)
模穴192项面与芯片13间仅剩下8密耳间距供模流穿越，这已是模流穿越的最小空间，因而时常造成树脂充填不满或空气残存于模穴内形成气洞(Voids)。如若考虑该第一金线群14或第二金线群15的线弧高度为6密耳，则线弧上方实际提供树脂模流17(或18)穿越的模穴空间s只剩下极窄的2密耳，模穴信道过窄导致模流流动困难，上下模流不平衡的结果极易令该第一金线群14外露于封装胶体16外(如附图2虚线圈所示)。
此外，美国专利第5,793,108号案另发明了一种于芯片座正面上粘接层叠结构的多芯片半导体装置。如附图3所示，该半导体装置1′是将一第一芯片12′以电路面朝下方式粘置至一导线架10′的芯片座102′上，之后，另以一第二芯片13′叠层粘接于该第一芯片12′背面。其中，该第一及第二芯片12′、13′的尺寸均大于该芯片座102′尺寸，以减少芯片12′与芯片座102′间的接触面积；待众多金线14′，15′电性导接该半导体芯片12′、13′至该芯片座102′周围的若干条管脚103′后，用一封装胶体16′包覆第一芯片12′、第二芯片13′、众多金线14′，15′及芯片座102′以构成一多芯片半导体装置1′。
然而，此一半导体装置亦会产生类似上述美国专利第5,527,740案的缺点。请参阅附图4，该封装结构1′进行模压制造过程时，为使封装体高度维持不变且兼能提供较大封装空间以供芯片安置，该芯片座102′是采用低于周围管脚103′水平面的布局设计。此种设计会使得芯片座102′与下模穴193′间的实际可供树脂模流穿越的空隙大为减低，导致下模流18′流速明显较上模流17′缓慢，上模流17′快速包覆芯片13′造成一下压力而压迫芯片座102′，造成芯片座倾斜(Die Pad Floating)，间接导致金线14′，15′外露出封装胶体16′外。
【发明内容】
本发明的主要目的是提供一种采用具有多条向下延伸支脚的芯片承载件取代芯片座来承载半导体芯片，借由平衡上下模流以避免芯片座发生倾斜甚至外露出封装胶体的多芯片薄型半导体封装件。
本发明的另一目的是提供一种采用具有多条向下延伸支脚的芯片承载件取代芯片座来承载半导体芯片，借由平衡上下模流以防止金线外露出封装胶体的多芯片薄型半导体封装件。
本发明的再一目的是提供一种采用具有多条向下延伸支脚的芯片承载件来取代芯片座，以提高模流流动性，防止停滞的模流卷入空气而形成气洞的多芯片薄型半导体封装件。
本发明的又一目的是提供一种采用具有多条向下延伸支脚的芯片承载件取代芯片座来降低导线架与半导体芯片的接触面积，以减少该芯片承载件与芯片因承受不同热应力而形成分层的多芯片薄型半导体封装件。
本发明的又一目的是提供一种借由具有多条向下延伸支脚的芯片承载件来取代芯片座以腾出原芯片座空间提供下模流穿越，使模流阻力降低以防气洞产生的多芯片薄型半导体封装件。
本发明的又一目的是提供一种借由具有多条向下延伸支脚的芯片承载件来取代芯片座以腾出封装空间，以供更多半导体芯片安置的多芯片薄型半导体封装件。
为了完成本发明的目的，本发明的多芯片薄型半导体封装件包含：一导线架，该导线架中央部形成有至少一个面积及宽度俱小于待承载芯片的芯片承载件，其中，该芯片承载件是由至少一支撑框条以及若干组与该支撑框条一体连接的向下延伸支脚所构成；一第一芯片，其借一胶黏层粘接到该支撑框条表面以利一第一金线群将该芯片电性导接至该管脚上；一第二芯片，是叠置于该第一芯片背面并借一第二金线群与该管脚进行电性连结；以及一封装胶体，借以包覆该半导体芯片、金线和部分管脚。
比较于传统以芯片座承载半导体芯片的封装方式，本发明是在导线架上形成若干个具有多条向下延伸支脚的芯片承载件，取代芯片座来承载半导体芯片。由于该延伸支脚与其一体连接的支撑框条占据的体积极为微小，除能降低支撑框条与第一芯片间的接触面积以减少二者间不同热应力外，由于此一芯片承载件的设置对于模流本身的流动不仅未形成阻碍，反而在将其应用于薄型多芯片半导体封装件时，能够保留更大的模流空间(模穴整体高度(1毫米)，在扣除两半导体芯片(0.2毫米乘以2)以及胶黏层厚度0.03毫米后，单侧模穴高度得以保留11.2密耳([1-0.2×2-0.03]/2＝0.285毫米，相当于11.2密耳)，较现有结构的8密耳高出许多)。模流空间的扩大相对地可使模流的流动性提升，遂能减少封装树脂充填不足或气洞问题的发生。再者，由于模流的流动几乎不受该芯片承载件干扰，因此若限制向下延伸支脚高度使得第一芯片与下模穴间的模流空间压缩至极限8密耳时，第二芯片上部空间将能保留到最大以利更多芯片的安置。
另一方面，由于芯片承载件的向下延伸支脚形同一「预应力结构」使封装模具合模后会产生一预应力导致该向下延伸支脚稳固地紧抵住下模穴底面而避免芯片承载件受模流冲击而倾斜，因此亦能防止金线部分外露出封装胶体外。
【附图说明】
以下以具体实施例配合附图详细说明本发明的特点及功效：
附图1是为美国专利第5,527,740号发明的多芯片薄型半导体封装件的剖面示意图；
附图2是为附图1半导体封装件实施模压作业时，模流失衡致使金线外露于封装胶体外的剖面示意图；
附图3是为美国专利第5,793,108号发明的多芯片薄型半导体封装件的剖面示意图；
附图4是为附图3半导体封装件实施模压作业时，模流失衡致使芯片座倾斜的剖面示意图；
附图5是为本发明第一实施例的多芯片薄型半导体封装件的剖面示意图；
附图6A至附图6D是为本发明第一实施例的多芯片薄型半导体封装件的详细制作流程示意图；
附图7是为本发明另一实施例的多芯片薄型半导体封装件的剖面示意图；以及，
附图8是为本发明再一实施例的多芯片薄型半导体封装件的剖面示意图。
【具体实施方式】
以下即配合附图5至附图8详细说明本发明多芯片薄型半导体封装件的各实施例。为清楚说明本发明的制作流程，遂以双芯片封装单元作为第一实施例，只有在不增加封装结构整体高度的状态下，本发明半导体封装件亦可用以封装单片、三片或更多的半导体芯片，且以下各实施例方法亦适用于所有管脚连接型(Lead frame based)半导体封装件。
实施例1
请参阅附图5，该图是为本发明第一实施例的多芯片薄型半导体封装件的剖面示意图。如图所示，此第一实施例的半导体封装结构2包含有一金属导线架20，其中央部设有至少一支撑框条200用以承载多个半导体芯片22，23，且该支撑框条200上是形成有若干个与该支撑框条200一体连接的向下延伸支脚201，与该支撑框条200共同构成一芯片承载件202；一第一芯片22，是粘贴置于该支撑框条200上并借一第一金线群24电性导接至该支撑框条200外围环设的众管脚203上；一第二芯片23，是粘接至该第一芯片22上，与一第二金线群25与该等管脚203进行电性藕接；以及一用以包覆该第一、第二芯片22，23，第一金线群24，第二金线群25及部分管脚203的封装胶体26。
如附图6A(导线架上视图)及附图6B(导线架剖视图)所示，本发明是先预制一导线架20，该导线架20是以铜、铜合金或类似金属等制成，其中央部形成有至少一面积及宽度皆小于半导体芯片(未图标)的支撑框条200，其外围并环设有多条管脚203，其中，该支撑框条200上是一体形成有若干组连接该支撑框条200的向下延伸支脚201，其形状可为半圆形、方形、三角形或梯形，使得各组支脚201与该支撑框条200共同构成一芯片承载件202。
如附图6C所示，备一第一半导体芯片22(以下简称第一芯片22)，其具有一作用表面220(即铺设有多条电子电路与电子组件的表面)及一相对的非作用表面221，用一胶黏层21将该第一芯片22的作用表面220粘接至该支撑框条200后，并以一第一金线群24提供该第一芯片22与该管脚203间进行电性连结；另将一第二芯片23粘贴置至该第一芯片22的非作用表面221，再用一第二金线群25导电连结该第二芯片23至该管脚203上，即可进行模压制造过程。
接续附图6C所示，完成上片(Die Bonding)、焊接作业(WireBonding)的半导体装置2，随即置入一封装模具29，该封装模具29具有一上模290及一得与该上模290合模的下模291，该上模290及下模291各开设有一上模穴292及一下模穴293，供合模后形成一容纳该半导体装置2的空间。注入一熔融封装树脂26，此树脂模流26分流为一行经该第二芯片23上部及该上模穴292的上模流27，以及一流经该下模穴293并穿越该芯片承载件202的下模流28；如附图6D所示，由于该支撑框条200及其向下延伸支脚201所形成的芯片承载件202与该第一芯片22间仅以极小面积接触，将可有效减低芯片22与支撑框条200间不同热应力，从而避免分层现象的发生。
再者，与现有芯片座封装方式比较，如附图6D所示，本发明封装装置中相邻两延伸支脚201间仍然保有充足空间得供该下模流28通过(如附图6D箭头所示)，遂不致影响下模流28流速而可有效地避免气洞产生；此外，使用垂直高度高出下模穴291底面293a一适当距离的芯片承载件202来承载芯片22，23时，会因合模后该向下延伸支脚201承受一预应力而紧抵住模穴293底面293a，遂可避免芯片承载件202受模流28冲击以防止晃动或倾斜的发生。
实施例2
附图7及附图8所示的是为本发明第二实施例的多芯片薄型半导体封装件。该实施例的结构大致相同于前述第一实施例，其不同处在于此一第二实施例结构3为一封装件内包覆有三片以上的半导体芯片32，33，34，(甚至35)。由于相邻延伸支脚301间存有空间容许模流穿越，因此芯片承载件302可尽量贴近下模安置，相对使得第二芯片33上方腾出更多封装空间以供第三甚至第四芯片34(甚或35)粘接，故而在不增加封装结构整体高度的考虑下使得封装件的功能及速度显著倍增。
上述的具体实施例仅是用以详细说明本发明的特点及功效，而非用以限定本发明的可实施范围，在未脱离本发明权利要求书所规定的的技术范畴下，任何运用本发明所完成的等效变更或修饰，均应视为属于本发明的保护范围这内。