非易失半导体存储装置 【技术领域】
本发明关于非易失半导体存储装置，特别是关于具备具有氧化膜、氮化膜及氧化膜的层叠膜(以下记为“ONO膜)的存储单元之非易失半导体存储装置。
背景技术
如图13所示，作为非易失半导体存储装置之一形态的MONOS(Metal OxyNitride Oxide Semiconductor：金属氮氧化合物氧化物半导体)型非易失半导体存储装置包含能够凭借一个存储单元110处理2位信息的被称之为NROM(Nitrided Read Only Memory：氮化物只读存储器)120的元件。
例如如图14所示，在每个存储单元中，在半导体衬底101上形成由硅氧化膜105a、105c及氮化硅膜105b构成的ONO膜105。该ONO膜105具有浮动栅结构，并且构成ONO膜105的3层膜中的氮化硅膜105b作为浮动栅。
在夹持该ONO膜105的半导体衬底101的一个区域和其他区域形成作为源/漏区域的1对杂质区域103a、103b。在ONO膜105上形成例如多晶硅膜或多晶硅金属硅化物结构的控制栅极107。
信息是通过将沟道热电子(以下简记为“电子”)分别注入位于氮化硅膜105b的1对杂质区域103a、103b之一的杂质区域103a一侧的部分和位于其他杂质区域103b一侧的部分共2个部位来写入。这样，即可实现以1个存储单元处理2位信息。
其次，说明该非易失半导体存储装置的信息写入动作。首先，如图14所示，在初始状态，存储单元上并未写入信息，而是处于在存储单元的控制栅极107、1对杂质区域103a、103b及半导体衬底101上分别施加0V电压地状态。
再有，如图13所示，通过行译码器115选择字线WL1，存储单元110的控制栅极107与字线电压发生电路111连接。通过列译码器117选择位线BL2和BL3。
据此，如图15所示，在控制栅极107上施加规定的9V电压。在杂质区域103a上施加0V电压，并且在杂质区域103b上施加5V电压。
此时，电子从杂质区域103a流向杂质区域103b，在杂质区域103b附近形成沟道热电子的电子121注入到ONO膜105中的氮化硅膜105b。
其后，如图16所示，在控制栅极107、1对杂质区域103a、103b及半导体衬底101上分别施加0V电压。
在图16所示状态中，注入到位于氮化硅膜105b中杂质区域103b一侧的部分的电子121不会从其位置向杂质区域103a一侧移动。这样即完成在1个存储单元110中写入1位信息。
其次，说明在该1个存储单元110中再写入1位信息的动作。首先，从图17所示的写入1位信息的状态(与图16所示状态相同)同上述动作一样，通过列译码器117来选择存储单元110的位线BL2和位线BL3。然后，控制栅极107通过行译码器115与字线电压发生电路111连接。
由此，如图18所示，在控制栅极107上施加规定的9V电压。在杂质区域103a上施加5V电压，在杂质区域103b上施加0V电压。
这时，电子从杂质区域103b向杂质区域103a流动，在杂质区域103a附近形成沟道热电子的电子121注入到ONO膜105中的硅氮化105b。之后，如图19所示，在存储单元的控制栅极107、1对杂质区域103a、103b及半导体衬底101上分别施加0V电压。
在图19所示的状态中，注入到位于氮化硅膜105b中杂质区域103a一侧的部分之电子121不会从其位置向杂质区域103b一侧移动。这样即完成在非易失半导体存储装置的1个存储单元110中写入2位信息。
尽管如此，上述现有的非易失存储装置存在以下问题。一般在半导体装置各制造工序中伴随着制造偏差。在形成上述非易失半导体存储装置的ONO膜105时，通常，从上方和下方夹持氮化硅膜105b的硅氧化膜105a、105c分别形成相同的膜厚。
但是，在形成硅氧化膜的工序中，如果膜厚产生偏差，则例如如图20所示，有时下层硅氧化膜105a的膜厚比上层硅氧化膜105c的膜厚还薄。或者相反，如图21所示，上层硅氧化膜105c的膜厚比下层硅氧化膜105a的膜厚还薄。
当对具有下层硅氧化膜105a的膜厚比上层硅氧化膜105c的膜厚还薄的ONO膜105的非易失半导体存储装置进行写入动作时，如图22所示，在杂质区域103b附近形成沟道热电子的电子121注入到位于氮化硅膜105b中上层硅氧化膜105c附近的部分或注入到硅氧化膜105c的部分。
这样，如图23所示，电子121处于被保留(收集)在该部分的状态。
另一方面，当具有上层硅氧化膜105c的膜厚比下层硅氧化膜105a的膜厚还薄的ONO膜105的非易失半导体存储装置进行写入动作时，如图24所示，在杂质区域103b附近形成沟道热电子的电子121注入到位于氮化硅膜105b中下层硅氧化膜105a附近的部分或注入到硅氧化膜105a的部分。
这样，如图25所示，电子121处于被保留(收集)在该部分的状态。
在该状态中，电子121不能稳定地保留在氮化硅膜105b中，例如当长时间放置时，电子121经常从硅氧化膜105a、105c附近的部分泄放掉。再者，注入到氮化硅膜105b一侧的电子121经常移动到另一侧。
其结果是，造成存储特性降低且非易失半导体存储装置的可靠性受损。
【发明内容】
本发明即为解决上述问题点而制作的，其目的是提供能够稳定保留作为信息的电荷的一种非易失半导体存储装置。
本发明所涉及的半导体存储装置具有存储单元和电压施加电路。存储单元包含：在半导体衬底主表面间隔地形成的1对杂质区域、在被该1对杂质区域夹持的半导体衬底区域上形成的第1绝缘膜、形成于第1绝缘膜上且存储作为信息的电荷的第2绝缘膜、形成于该第2绝缘膜上的第3绝缘膜及形成于第3绝缘膜上且用于控制电荷相对于第2绝缘膜移动的电极部。电压施加电路将规定电压提供给电极部，该规定电压用于：当写入信息时，在第2绝缘膜的膜厚方向大致中央部分存储电荷。该电压施加电路具有按照第1绝缘膜膜厚和第3绝缘膜膜厚的关系来预先选择规定电压的电压选择电路。
根据该结构，当第1绝缘膜膜厚和第3绝缘膜膜厚产生偏差及想要积极地改变第1绝缘膜膜厚和第3绝缘膜膜厚的场合，由电压选择电路依据其膜厚的关系从多种不同电压中预先选择应施加于电极部的规定电压，该电极部用于在第2绝缘膜膜厚方向大致中央附近收集并保留进行写入动作时作为信息的电荷。这样，可以实现由写入动作所存储信息的保留特性之稳定性，并提高非易失性半导体存储装置的可靠性。
附图的简单说明
图1是本发明的实施形态所涉及非易失半导体存储装置的方框图。
图2是在相同实施形态中，表示于图1的字线电压发生电路结构的示意图。
图3是在相同实施形态中，表示于图1的电压选择电路结构的示意图。
图4是在相同实施形态中，表示于图1的存储单元结构的截面图。
图5是在相同实施形态中，表示存储单元结构之一形态的截面图。
图6是在相同实施形态中，用于说明表示于图5的存储单元的写入动作之第1截面图。
图7是在相同实施形态中，用于说明表示于图5的存储单元的写入动作之第2截面图。
图8是在相同实施形态中，表示存储单元结构之其他形态的截面图。
图9是在相同实施形态中，用于说明表示于图8的存储单元的写入动作之第1截面图。
图10是在相同实施形态中，用于说明表示于图8的存储单元的写入动作之第2截面图。
图11是本发明实施形态2所涉及的非易失半导体存储装置的方框图。
图12是在相同实施形态中，表示于图11的电阻电路结构的示意图。
图13是现有的非易失半导体存储装置的方框图。
图14是用于说明表示于图13的存储单元写入动作的第1截面图。
图15是用于说明表示于图13的存储单元写入动作的第2截面图。
图16是用于说明表示于图13的存储单元写入动作的第3截面图。
图17是用于说明表示于图13的存储单元写入动作的第4截面图。
图18是用于说明表示于图13的存储单元写入动作的第5截面图。
图19是用于说明表示于图13的存储单元写入动作的第6截面图。
图20是表示用于说明现有的非易失半导体存储装置问题点的存储单元之一个结构的截面图。
图21是表示用于说明现有的非易失半导体存储装置问题点的存储单元之其他结构的截面图。
图22是用于说明表示于图20的情形之写入动作的第1截面图。
图23是用于说明表示于图20的情形之写入动作的第2截面图。
图24是用于说明表示于图21的情形之写入动作的第1截面图。
图25是用于说明表示于图21的情形之写入动作的第2截面图。
发明的具体实施方式
下面说明本实施形态1所涉及非易失半导体存储装置。如图1所示，在该非易失半导体存储装置中，设置有保留作为信息的电子之存储单元、用于选择向特定存储单元10输入输出信息的行译码器15及列译码器17、将信息的输入输出进行放大的读出放大器19及用于产生施加于字线上的电压之字线电压发生电路11a～11c。
特别是，在该非易失半导体存储装置中，作为字线电压发生电路分别设置产生不同电压的3种字线电压发生电路A、B、C(11a～11c)。再有，设置有电压选择电路13，该电压选择电路用于从这3种不同电压中，按照形成存储单元10的ONO膜的2层硅氧化膜膜厚来选择适当的一种电压。
其各字线电压发生电路11a～11c如图2所示。由具有例如脉冲发生电路12及二极管等的规定升压电路构成。通过改变脉冲发生电路12的频率或二极管的尺寸来改变所产生的电压。
在该非易失半导体存储装置中，具体地提供7V、9V及11V3种不同的电压。通常，为使形成ONO膜的2层硅氧化膜的膜厚形成实质上相同的膜厚，此时，选择9V电压。
但是，当硅氧化膜的膜厚产生偏差时，根据该硅氧化膜的膜厚来选择11V或7V的电压。各字线电压发生电路11a～11c由电压选择电路13预先选择。该电压选择电路13是可编程电路，并且如图3所示由规定熔丝元件14构成。
利用切断规定的熔丝元件14中特定的熔丝元件即可从3种字线电压发生电路11a～11c中选择一种适当的字线电压发生电路11a～11c。
其次，说明一种存储单元10的具体结构。如图4所示，在半导体衬底1上形成由硅氧化膜5a、5c及氮化硅膜5b构成的ONO膜5。ONO膜5具有浮动栅结构，并且氮化硅膜5b作为浮动栅。
在夹持该ONO膜105的半导体衬底1的一个区域和其他区域形成作为源/漏区域的1对杂质区域3a、3b。在ONO膜5上形成例如多晶硅膜或多晶硅金属硅化物结构的控制栅极7。
如上所述，通常，形成ONO膜5的硅氧化膜5a、5c实质上分别形成相同的膜厚。但在形成硅氧化膜的工序中有时会产生制造上的偏差。
因此，下面说明硅氧化膜的膜厚产生偏差的情形和该情形时的写入动作。再有，ONO膜5的硅氧化膜5a、5c的膜厚可以参照例如用于生产管理的成批成膜的监视晶片(monitor wafer)的膜厚数据。另外，亦可以通过测试实际成膜的晶片(成品晶片)的膜厚来把握。
首先，如图5所示，设想具有下层硅氧化膜5a的膜厚比上层硅氧化膜5c的膜厚还薄的ONO膜5的非易失半导体存储装置。
在这种情形，在与该存储单元10连接的字线上施加的电压最好采用低于通常9V的7V电压，并由此来选择字线电压发生电路A(11a)。字线电压发生电路A(11a)的选择通过切断构成电压选择电路13的熔丝元件14中的2个熔丝来实现。
对于上述预先选择规定字线电压发生电路A(11a)的非易失半导体存储装置，如图1所示借助于行译码器15来选择字线WL1，并且存储单元10的控制栅极7与字线电压发生电路A(11a)连接。此外，利用列译码器17来选择位线BL2、BL3。
这样，如图6所示，在控制栅极7上施加7V的电压。在杂质区域3a上施加0V电压，在杂质区域3b上施加5V电压。
此时，电子自杂质区域3a流向杂质区域3b，在杂质区域3b附近形成沟道热电子的电子21注入到ONO膜5中的氮化硅膜5b。
在这种情形，由于在控制栅极7上施加比常规电压(9V)还低的电压(7V)，致使电子21被吸引至控制栅极7的力量减弱。
因此，与在控制栅极7上施加常规电压9V相比，电子21在氮化硅膜5b中被吸引至控制栅极7一侧的趋势受到抑制的结果是，如图7所示，电子21被收集在氮化硅膜5b的膜厚方向(高度方向)的大致中央附近。
这样，即便是ONO膜5的下层硅氧化膜5a膜厚比上层硅氧化膜5c膜厚还薄的情形，作为信息的电子21依然被收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
其次，如图8所示，设想具有上层硅氧化膜5c的膜厚度比下层硅氧化膜5a的膜厚还薄的ONO膜5的非易失半导体存储装置。
在这种情形，最好在与该存储单元10连接的字线上施加比通常9V还高的11V电压，并由此来选择字线电压发生电路C(11c)。字线电压发生电路C(11c)的选择通过切断构成电压选择电路13的熔丝元件14中的2个熔丝来实现。
这样，对于预先选择规定字线电压发生电路c(11c)的非易失半导体存储装置，如图9所示在控制栅极7上施加11V电压。在杂质区域3a上施加0V电压，在杂质区域3b上施加5V电压。
此时，电子自杂质区域3a流向杂质区域3b，在杂质区域3b附近形成沟道热电子的电子21注入到ONO膜5中的氮化硅膜5b中。
在这种情形，由于在控制栅极7上施加比常规电压(9V)还高的电压(11V)，致使电子21被吸引至控制栅极7的力量增强。
因此，与在控制栅极7上施加常规电压9V相比，电子21在氮化硅膜5b中被积极地吸引至控制栅极7一侧的结果是，如图10所示，电子21被收集在氮化硅膜5b的膜厚方向的大致中央附近。
这样，即便是ONO膜5的上层硅氧化膜5c膜厚比下层硅氧化膜5a膜厚还薄的情形，作为信息的电子21依然被收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
这样，即便ONO膜5的硅氧化膜5a、5c膜厚产生偏差，通过按照硅氧化膜的膜厚关系来预先选择施加在控制栅极7的电压就能够将进行写入动作时作为信息的电子收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
其结果是，电子可以稳定保留在氮化硅膜5b中并实现了存储特性的稳定，提高了非易失半导体存储装置的可靠性。
实施形态2
在此，说明能够进一步精密控制字线上应施加电压的非易失半导体存储装置。
如图11所示，在该非易失半导体存储装置中，特别设置一个字线电压发生电路11和分压电路22作为用于在字线施加规定电压的电路。分压电路22由规定电阻16构成，字线电压发生电路11所产生的电压通过分割该电阻16来分压。
另外，除此之外的其他结构与上述非易失半导体存储装置相同，相同部件用相同符号表示，故省略其说明。
如图11所示，该分压电路22连接在字线发生电路11和行译码器15之间。字线发生电路11以产生施加在控制栅极7上的电压之中的最高电压的方式构成。字线电压发生电路11所产生的电压通过分压电路22将电压降至规定的电压以内，并经由行译码器15施加于规定的存储单元控制栅极上。
如图12所示，在该分压电路22中，例如1KΩ、2KΩ.......10KΩ10个各种规格的电阻16a、16b......并联连接。借助于电压选择电路13从上述并联连接的电阻16a、16b......中按照应施加在控制栅极7上的电压来选择最适当的电阻组合。再者，其他电阻通过切断对应的熔丝18a、18b......使其不再分担电压降。
例如，当在ONO膜5中下层硅氧化膜5a比上层硅氧化膜5c还薄时(参照图5)，在上述非易失半导体存储装置中，通过选择字线电压发生电路A来实现在控制栅极上一律施加7V电压。
但是，尽管存在下层硅氧化膜5a比上层硅氧化膜5c还薄的情形，但有时下层硅氧化膜5a和上层硅氧化膜5c的膜厚差比较小。
在该非易失半导体存储装置中，当膜厚差比较小时，预先选择分压电路22的电阻16a、16b.......以便能够施加高于7V低于常规电压9V的规定电压。
同样，当上层硅氧化膜5c比下层硅氧化膜5a还薄时，在下层硅氧化膜5a和上层硅氧化膜5c的膜厚差较小的情形，预先选择分压电路22的电阻16a、16b......以便能够施加低于11V高于9V的规定电压。
如上所述，根据ONO膜5的硅氧化膜5a、5c的膜厚状况来选择电阻电路16的电阻16a、16b......，这样，即能够预先精密地设定用于当进行写入动作时将电子可靠地收集在氮化硅膜5b的膜厚中央附近的最适当的电压。
进行写入动作时，将上述设定的电压施加在控制栅极7上，这样，作为信息的电子即被可靠地收集并保留在氮化硅膜5b的膜厚中央附近。其结果是，能够进一步提高存储保留特性和非易失半导体存储装置的可靠性。
再有，在上述各实施形态中，列举了形成ONO膜5的硅氧化膜5a、5c的膜厚产生偏差的例子并进行了说明。本发明并不限定在这种情形。
例如，通过将ONO膜中上层硅氧化膜膜厚主动地设定得比下层硅氧化膜膜厚还薄，即可利用低于常规电压(9V)的电压(7V)来进行写入动作，并且能够实现在控制栅极上应施加电压的低压化。
再者，将具有不同功能的半导体装置搭载在一个芯片上的系统LSI中，使用不同的多种电源电压。当在上述系统LSI上搭载本非易失半导体存储装置时，通过积极改变上层硅氧化膜和下层硅氧化膜膜厚之间的关系，就能够将这些电源电压作为控制栅极上所施加的电压加以利用。
本次公开的实施形态列举了各个方面的例子，应该认为并不局于此。本发明并不是上述说明，其目的在于涵盖权利要求范围所表示的、等同于权利要求范围的以及范围内的所有变更。