时钟恢复电路 【技术领域】
本发明涉及时钟恢复电路，更详细地讲，涉及从该数据抽取出与数据同步的多相时钟的时钟恢复电路。背景技术
为了进行数据的收发需要数据和时钟。该时钟是成为数据的取入定时的基准信号。在相互连接的设备之间的数据通信等在某种程度的距离的数据通信中，如果分别设立发送数据的路径和发送时钟的路径，则根据路径长度的差异或者畸变电平的差异，有时在接收一侧不能够接收到在发送一侧设定的数据与时钟地相位关系。因此不能够实现高速的数据通信。为了解决该课题，使用在接收一侧从数据的转移抽取出时钟进行再生的再生恢复技术。
图17(a)是示出在特开平8-213979号公报中公开以往的时钟恢复电路的结构。图17(a)所示的时钟恢复电路具备VCO100、101，延迟电102，逻辑电路103、104。VCO100按照与偏置电压BIAS相对应的频率振荡。VCO101具有与VCO100相同的结构。延迟电路102使非同步输入数据信号Data延迟传送率的1/2周期。逻辑电路103取输入数据信号Data与来自延迟电路102的信号的异或。即，逻辑电路103响应输入数据信号Data的转移，把输入数据信号Data的传送率的1/2周期的宽度的脉冲进行输出。逻辑电路104输出VCO101的输出信号与逻辑电路103的输出信号的逻辑积。
如图17(b)所示，在时钟恢复电路中，响应输入数据信号Data的转移，从逻辑电路103输出输入数据信号Data的传送率的1/2的期间低电平的信号Gdat。通过在逻辑电路104中取由VCO101生成的时钟与来自逻辑电路103的信号Gdat的逻辑积，抽取出与非同步输入数据信号Data同步的时钟ECK。根据该机构，只要VCO101按照预定频率进行锁定，就能够对于输入数据使时钟相位瞬时地锁定。
但是，在图17(a)所示的时钟恢复电路中，由于使用单相时钟ECK，因此需要VCO101的振荡频率与输入数据信号Data的数据速率相等。另外，由于在VCO101的环路中插入逻辑电路140，因此能够对应的数据速率的上限由构成VCO101的延迟电路的总计延迟时间和逻辑电路104的延迟时间的总和规定。从而，在高速的数据传输方面不理想。发明的内容
根据本发明的一个方面，时钟恢复电路具备第1振荡电路和边缘检测电路。第1振荡电路生成相位互不相同而且具有预定频率的多个时钟。边缘检测电路检测在来自第1振荡电路中的多个时钟中哪2个时钟的边缘之间发生了输入数据信号的转移。第1振荡电路包括环形连接的多个延迟单元，作为上述多个时钟输出该多个延迟单元的输出。多个延迟单元的每一个选择性地使在输入数据信号上添加了第1延迟的信号或者前一级的延迟单元的输出信号延迟后输出。边缘检测电路控制多个延迟单元中与检测结果相对应的一个延迟单元，使得在输入数据信号上添加了第1延迟的信号延迟后输出。
在上述时钟恢复电路中，检测在来自第1振荡电路的多个时钟中的哪2个时钟的边缘之间输入数据信号发生了转移。而且，把与第1振荡电路的多个延迟单元中与检测结果相对应的1个延迟单元的输入从前一级的延迟单元的输出信号切换为在输入数据信号上添加了第1延迟的信号。由此，可以得到与输入数据信号同步的多个时钟(多相时钟)。
另外，通过在每一次检测输入数据信号的转移时，替换适当的时钟边缘与数据边缘，优化来自第1振荡电路的多相时钟的相位。从而，如果开始数据传输，则能够瞬时锁定输入数据信号与多相时钟的相位关系。因而还能够与突发模式传输相对应。
另外，如果设定成使得来自第1振荡电路的多个时钟的相位间隔与输入数据信号的数据速率相同，则第1振荡电路的振荡频率成为输入数据信号的数据速率的1/N。这里，N是包含在第1振荡电路中的延迟单元的级数。由此，与以往的时钟恢复电路相比较，缓和时钟频率，能够与具有更高速的数据速率的数据传输相对应。
理想的是，上述边缘检测电路包括多个延迟路径选择器。多个延迟路径选择器对应于多个延迟单元设置。多个延迟路径选择器的每一个如果在上述多个时钟中相对应的2个时钟的边缘之间转移了输入数据信号，则与此相响应，把预定期间激活的屏蔽信号输出到延迟单元。多个延迟单元的每一个在来自相对应的延迟路径选择器的频率信号激活时，使在输入数据信号上添加了第1延迟的信号延迟后输出。
理想的是，上述预定期间包括与多个延迟路径选择器的每一个相对应的延迟单元的前一级延迟单元的输出信号的转移点和在输入数据信号上添加了第1延迟的信号的转移点。
理想的是，上述多个延迟路径选择器的每一个包括锁存电路，锁存电路响应上述输入数据信号的边缘，锁存在与上述多个延迟路径选择器的每一个相对应的2个时钟的边缘之间激活的脉冲信号，响应从上述2个时钟的边缘延迟了预定相位的复位信号，把锁存了的信号复位。
理想的是，上述复位信号与上述多个时钟中的任一个时钟的边缘同步。
理想的是，上述时钟恢复电路还具备第1延迟电路和控制电路，第1延迟电路在来自第1振荡电路的多个时钟上添加第2延迟。控制电路控制第2延迟的延迟量。多个延迟路径选择器的每一个如果在由第1延迟电路添加了第2延迟的多个时钟中相对应的2个时钟的边缘之间转移了输入数据信号，则与此相响应，把在预定期间激活的屏蔽信号输出到延迟单元。
理想的是，上述控制电路反馈控制第2延迟的延迟量，使得第1时钟与第2时钟的相位差成为预定的值。第1时钟是在来自第1振荡电路的多个时钟中的1个时钟上添加了第2延迟和第3延迟的时钟。第3延迟的延迟量包括在多个延迟路径选择器中的1个延迟路径选择器中产生的延迟量。上述第2时钟是来自上述第1振荡电路的多个时钟的另一个时钟。
理想的是，上述控制电路根据输入数据信号的数据速率离散地设定第2延迟的延迟量。
理想的是，上述时钟恢复电路，还具备PLL电路。PLL电路包括与第1振荡电路结构相同的第2振荡电路，第2振荡电路按照与第1偏置电压相对应的频率振荡。PLL电路反馈控制第1偏置电压使得第2振荡电路的振荡频率等于基准频率，第1振荡电路按照与第1偏置电压相对应的频率振荡。
理想的是，上述边缘检测电路包括多个延迟路径选择器。多个延迟路径选择器与上述第1振荡电路中的多个延迟单元相对应设置。多个延迟路径选择器的每一个如果在来自第1振荡电路的多个时钟中的相对应的2个时钟的边缘之间转移输入数据信号，则与此相响应，把在预定期间激活的屏蔽信号输出到相对应的延迟单元。第1振荡电路中的多个延迟单元的每一个当来自相对应的延迟路径选择器的屏蔽信号激活时，使在输入数据信号上添加了第1延迟的信号延迟后输出。
理想的是，上述时钟恢复电路，还具备第1延迟电路和控制电路。第1延迟电路在来自第1振荡电路的多个时钟和来自第2振荡电路的多个时钟上添加第2延迟。控制电路控制第2延迟的延迟量。多个延迟路径选择器的每一个如果在由第1延迟电路添加了第2延迟的来自第1振荡电路的多个时钟中的相对应的2个时钟的边缘之间转移输入数据信号，则与此相响应，把在预定期间激活的屏蔽信号输出到第1振荡电路中的相对应的延迟单元。
理想的是，上述控制电路反馈控制第2延迟的延迟量使得上述第1时钟与上述第2时钟的相位差成为预定的值。第1时钟是在来自第2振荡电路的多个时钟中的1个时钟上添加了第2延迟和第3延迟的时钟。第3延迟的延迟量包括在多个延迟路径选择器中的1个延迟路径选择器中产生的延迟量。第2时钟是来自第2振荡电路的多个时钟中的另一个时钟。
理想的是，上述控制电路根据输入数据信号的数据速率离散地设定第2延迟的延迟量。
理想的是，上述时钟恢复电路还具备频率检测电路和控制信号发生电路。频率检测电路把第1振荡电路的振荡频率与基准频率进行比较。控制信号发生电路输出与由频率检测电路进行的比较结果相对应的控制信号。第1振荡电路按照与来自控制信号发生电路的控制信号相对应的频率振荡。
理想的是，上述时钟恢复电路，还具备抽样单元。抽样单元抽样输入数据信号的边缘。边缘检测电路检测由抽样单元抽样了边缘的输入数据信号在上述多个时钟中的哪2个时钟的边缘之间发生了转移。多个延迟单元的每一个使在由抽样单元抽样了边缘的输入数据信号上添加了第1延迟的信号或者前一级的延迟单元的输出信号选择性地延迟后输出。边检测电路控制多个延迟单元中与上述检测结果相对应的1个延迟单元，使得在由抽样单元抽样了边缘的输入数据信号上添加了第1延迟的信号延迟后输出。
理想的是，上述抽样单元包括分频器。分频器把输入数据信号分频。
如果根据本发明的另一个方面，则时钟恢复电路具备多相时钟发生电路，边缘检测单元，相位比较单元，控制电路。多相时钟发生电路发生相位相互不同而且具有预定频率的多个时钟。边缘检测单元检测在上述多个时钟中的哪2个时钟的边缘之间转移了输入数据信号。相位比较单元把与上述多个时钟中由边缘检测单元进行的检测结果相对应的1个时钟和在输入数据信号上添加了第1延迟的信号的相位进行比较。控制电路根据由相位比较单元进行的比较结果控制上述多个时钟的相位。
理想的是，上述边缘检测单元包括多个检测电路。相位比较单元包括多个相位比较器。多个相位比较器与多个检测电路相对应设置。多个检测电路的每一个如果在上述多个时钟中的相对应的2个时钟的边缘之间转移输入数据信号，则与此相响应，把在预定期间激活的屏蔽信号输出到相对应的相位比较器。多个相位比较器的每一个当来自相对应的检测电路的屏蔽信号激活时，把上述多个时钟中的相对应的1个时钟与在输入数据信号上添加了第1延迟的信号的相位进行比较。
理想的是，上述多个检测电路的每一个包括锁存电路。锁存电路响应输入数据信号的边缘，锁存在上述相对应的2个时钟的边缘之间激活的脉冲信号，响应从上述相对应的2个时钟的边缘延迟了预定相位的复位信号把锁存了的信号复位。
理想的是，上述复位信号与多个时钟中的任一个时钟的边缘同步。
理想的是，上述多相时钟发生电路包括第1振荡电路。第1振荡电路包括环形连接了的多个延迟单元，作为上述多个时钟输出该多个延迟单元的输出。
理想的是，上述时钟恢复电路，还具备PLL电路。PLL电路包括与第1振荡电路结构相同的第2振荡电路。第2振荡电路按照与第1偏置电压和第2偏置电压相对应的频率振荡。PLL电路反馈控制第1偏置电压使得第2振荡电路的振荡频率与基准频率相同。控制电路输出与由相位比较单元进行的比较结果相对应的第3偏置电压。第1振荡电路按照与第1偏置电压和第3偏置电压相对应的频率振荡。
理想的是，上述第2偏置电压设定为电源电压与接地电压的中间电位。
理想的是，上述时钟恢复电路还具备频率检测电路和控制信号发生电路。频率检测电路把第1振荡电路的振荡频率与基准频率进行比较。控制信号发生电路输出与由频率检测电路进行的比较结果相对应的控制信号。第1振荡电路按照与来自控制信号发生电路的控制信号相对应的频率振荡。
理想的是，上述时钟恢复电路，还具备第1延迟电路和第2延迟电路。第1延迟电路在输入数据信号上添加第2延迟。第2延迟电路在来自多相时钟发生电路的多个时钟上添加第3延迟。边缘检测单元检测添加了上述第2延迟的输入数据信号在添加了第3延迟的多个时钟中的哪2个时钟的边缘之间发生了转移。相位比较单元把添加了上述第3延迟的多个时钟中与由边缘检测单元进行的检测结果相对应的1个时钟与在输入数据信号上添加了第1延迟以及第2延迟的信号的相位进行比较。控制电路根据由相位比较电路进行的比较结果，控制第2延迟的延迟量以及/或者第3延迟的延迟量。
理想的是，上述多相时钟发生电路包括多级延迟单元和延迟控制单元。多相时钟发生电路作为上述多个时钟输出多级延迟单元的输出。在多级延迟单元的第1级延迟单元的输入中提供基准时钟。延迟控制单元把多级延迟单元的最末级的延迟单元的输出与基准时钟的相位进行比较，根据比较的结果控制多级延迟单元的延迟量。
理想的是，上述时钟恢复电路，还具备抽样单元。抽样单元抽样多级输入数据信号的边缘。边缘检测单元检测由抽样单元抽样了边缘的输入数据信号在上述多个时钟中的哪2个时钟的边缘之间发生了转移。相位比较单元把上述多个时钟中与由边缘检测单元进行的检测结果相对应的1个时钟与在由抽样单元抽样了边缘的输入数据信号中加入了第1延迟的信号的相位进行比较。
理想的是，上述抽样单元包括分频器。分频器把输入数据信号分频。附图说明
图1(a)是示出本发明第1实施形态的电子通信设备的概略结构的框图。(b)是用于说明由数据再生电路进行的数据再生的流程图。
图2是示出图1(a)所示的时钟恢复电路的内部结构的框图。
图3示出图2所示的延迟单元的内部结构。
图4(a)示出图2所示的延迟路径选择器的内部结构。(b)是示出(a)所示的延迟路径选择器的动作的时序图。
图5是示出图2所示的时钟恢复电路的动作的时序图。
图6是示出本发明第2实施形态的时钟恢复电路的结构的框图。
图7是示出图6所示的时钟恢复电路的动作的时序图。
图8示出离散地设定延迟量的延迟电路的结构。
图9是示出本发明第3实施形态的时钟恢复电路的结构的框图。
图10示出图9所示的延迟单元的内部结构。
图11是示出图9所示的时钟恢复电路的动作的时序图。
图12示出频率检测型的PLL的结构。
图13是示出本发明第5实施形态的时钟恢复电路的结构的框图。
图14是示出DLL电路的结构的框图。
图15是示出本发明第7实施形态的时钟恢复电路的结构的框图。
图16是示出本发明第7实施形态的时钟恢复电路的结构的框图。
图17(a)是示出以往的时钟恢复电路的结构的框图。(b)是示出(a)所示的时钟恢复电路的动作的时序图。具体实施方式
以下，参照附图详细地说明本发明的实施形态。另外，图中在相同或者相当的部分上标注相同的符号，并且不重复其说明。 第1实施形态
<电子通信设备的概略结构>
图1(a)示出本发明第1实施形态的电子通信设备的概略结构。该电子通信设备经过接口2向内部电路提供来自外部的输入数据信号Data。接口2具备时钟恢复电路3和数据再生电路4。时钟恢复电路3从输入数据信号Data抽取与输入数据信号Data同步的多相时钟CLK0～CLK4。多相时钟CLK0～CLK4的相位间隔(相位差)与按照输入数据信号Data的数据速率规定的数据宽度相等。数据再生电路4按照来自时钟恢复电路3的多相时钟CLK0～CLK4再生输入数据信号Data。数据再生电路4如图1(b)所示，在多相时钟CLK0～CLK4的各相的边缘再生输入数据信号Data的1个数据。由数据再生电路4再生了的输入数据信号Data提供到内部电路中。
<时钟恢复电路3的内部结构>
图2示出图1所示的时钟恢复电路3的内部结构。时钟恢复电路3具备压控振荡电路(VCO)200，延迟电路210，边缘检测电路220，PLL230。
延迟电路210使输入数据信号Data延迟仅与按照输入数据信号Data的数据速率规定的数据宽度相当的时间T。
VCO200按照与来自PLL230的偏置电压BIAS相对应的频率振荡。VCO200包括环形连接的5级延迟单元200a～200e。延迟单元200a～200e的每一个选择性地使前一级延迟单元的输出信号或者来自延迟电路210的输入数据信号D_Data延迟后输出。延迟单元200a～200e的每一个响应来自边缘检测电路220的屏蔽信号W0～W4中相对应的屏蔽信号，选择前一级延迟单元的输出信号或者来自延迟电路210的输入数据信号D_Data。延迟单元200a～200e的每一个按照与偏置电压BIAS相对应的延迟量使所选择的信号延迟。延迟单元200a～200e的输出(CLK0、CLK3、CLK1、CLK4、CLK2)作为多相时钟CLK0～CLK4，输出到时钟恢复电路3的外部。
边缘检测电路220检测在来自VCO200的多相时钟CLK0～CLK4中的哪2个时钟的边缘之间转移了输入数据信号Data。边缘检测电路220把屏蔽信号W0～W4提供到VCO200的延迟单元200a～200e。边缘检测电路220根据检测结果，在预定期间激活屏蔽信号W0～W4中的1个。边缘检电路220包括延迟路径选择器220a～220e。延迟路径选择器220a～220e与VCO200的延迟单元200a～200e相对应。延迟路径选择器220a～220e把屏蔽信号W0～W4(W2、W0、W3、W1、W4)提供到相对应的延迟单元200a～200e。如果在来自VCO200的多相时钟CLK0～CLK4中相对应的2个时钟的边缘之间输入数据信号Data发生了转移，则延迟路径选择器220a～220e的每一个在预定期间激活屏蔽信号。
PLL230包括相位比较器231，充电泵232，低通滤波器233，压控振荡电路(VCO)234。相位比较器231输出与VCO234的输出和基准时钟RefCLK的相位差相对应的误差信号。充电泵232输出与来自相位比较器231的误差信号相对应的电压。低通滤波器233去除来自充电泵232的电压的高频成分，作为偏置电压BIAS输出。VCO234具有与VCO200相同的结构。即，VCO234与VCO200相同，包括环形连接的5级延迟单元200a～200e。从而，VCO234的振荡频率与VCO200的振荡频率相同。但是，VCO234的延迟单元200a～200e总是把前一级延迟单元的输出延迟后输出。VCO234的延迟单元200a～200e使前一级延迟单元的输出只延迟与来自低通滤波器233的偏置电压BIAS相对应的延迟量。VCO234的延迟单元200e的输出提供到相位比较器231。
如上所述，根据来自VCO230偏置电压BIAS控制VCO200的振荡频率。这里把基准时钟RefCLK的频率设定为输入数据信号Data的数据速率的1/5。由此，来自VCO200的5相时钟CLK0～CLK4的相位间隔与按照输入数据信号Data的数据速率规定的数据宽度相等。
<延迟单元200a～200e的内部结构>
其次，说明图2所示的VCO200中的延迟单元200a～200e的内部结构。这里以研制单元200a为例进行说明。
如图3所示，延迟单元200a是差动型的电压控制延迟电路。延迟单元200a根据屏蔽信号W2对输入进行切换。当屏蔽信号W2是H电平(激活)时延迟单元200a使输入数据信号(D_Data，/D_Data)延迟仅与偏置电压BIAS相对应的延迟量，作为时钟(CLK0，/CLK0)进行输出。当屏蔽信号W2是L电平(非激活)时延迟单元200a使前一级的延迟单元200e的输出(CLK2，/CLK2)反相延迟仅与偏置电压BIAS相对应的延迟量，作为时钟(CLK0，/CLK0)进行输出。
VCO200中的延迟单元200b～200e的内部结构也与图3所示的延迟单元相同。另外，VCO234中的延迟单元200a～200e的内部结构也与图3所示延迟单元相同。其中，代替屏蔽信号始终在VCO234中的延迟单元200a～200e上提供L电平(非激活)的信号。从而VCO234中的延迟单元200a～200e始终使前一级延迟单元的输出反相延迟后输出。
<延迟路径选择器220a～220e的内部结构>
其次，说明图2所示的延迟路径选择器220a～220e的内部结构。这里以延迟路径选择器220e为例进行说明。
如图4(a)所示，延迟路径选择器220e包括锁存电路300，NOR电路302，NAND电路303a、303b。锁存电路300包括MOS晶体管301a～301f。
在锁存电路300的P沟道MOS晶体管301b以及N沟道MOS晶体管301c的栅极上提供来自NAND电路303a的信号D0。信号D0在时钟CLK0的上升沿与时钟CLK1的上升沿之间的期间成为L电平(激活)。
在信号D0为H电平(非激活)期间，无论输入数据信号Data如何，节点N1的电位成为L电平。
在信号D0为L电平(激活)的期间，当输入数据信号Data为H电平时在节点N1上保持刚才的前面的状态(电位)。在信号D0为L电平的期间，当输入数据信号Data为L电平时节点N1的电位成为H电平。
即，只要信号D0是L电平而且输入数据信号Data是L电平，则节点N1的电位成为H电平。成为H电平以后的节点N1的电位在信号D0是L电平期间无论输入数据信号Data如何，都保持H电平。如果信号D0成为H电平，则节点N1的电位成为L电平。
在时钟CLK0为L电平期间，信号D0是H电平。从而，节点N1的电位成为L电平，N沟道MOS晶体管301f成为关断(off)。另外，在时钟CLK0为L电平的期间，P沟道MOS晶体管301d成为导通(on)。因此时钟CLK0为L电平期间，节点N2的电位EN0成为H电平。
信号D0为L电平的期间时钟CLK0是H电平。当时钟CLK0是H电平时P沟道MOS晶体管301d成为关断。在信号D0为L电平的期间如果N沟道MOS晶体管301e、301f同时导通，则节点N2的电位EN0转移到L电平。
当信号D0是L电平而且输入数据信号是L电平时，节点N1的电位成为H电平，N沟道MOS晶体管301f导通。在信号D0是L电平期间如果输入数据信号Data从L电平转移到H电平，则N沟道MOS晶体管301e导通。由于信号D0是L电平因此节点N1的电位保持H电平。从而，N沟道MOS晶体管301e、301f同时导通，节点N2的电位EN0转移到L电平。然后，如果信号D0转移到H电平，则节点N1的电位成为L电平，无论输入数据信号Data的电位如何，节点N2都成为打开(open)状态。在时钟CLK0是H电平期间节点N2的电位EN0保持L电平。如果时钟CLK0从H电平转移到L电平则P沟道MOS晶体管301d导通节点N2的电位EN0成为H电平。
如图4(b)所示，在延迟路径选择器200e中，在时钟CLK0的上升沿与时钟CLK1的上升沿之间(信号D0是L电平的期间)，如果输入数据信号DATA从L电平转移到H电平，则从节点N2输出负逻辑的脉冲(EN0)。该脉冲的下降沿与输入数据信号Data的上升沿同步，上升沿与时钟CLK0的下降沿同步。
来自NAND电路303b的信号D1在时钟CLK1的上升沿与时钟CLK2的下降沿之间的期间成为L电平(激活)。节点N2的电位EN0是L电平的期间，包含着信号D1是L电平的期间。从而作为NOR电路302的输出的屏蔽信号W4仅在时钟CLK0的上升沿与时钟CLK1的上升沿之间输入数据信号Data从L电平转移到H电平的情况下被激活(成为H电平)。在激活屏蔽信号W4的期间，信号D1与作为L电平(激活)的期间相等。
如以上那样，延迟路径选择器220e在来自VCO200的时钟CLK0的上升沿与时钟CLK1的上升沿之间如果输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间(信号D1是L电平的期间)激活屏蔽信号W4(成为H电平)。
延迟路径选择器220a～220d的内部结构也与图4(a)所示的延迟路径选择器220e的内部结构相同。另外，延迟路径选择器220a在来自VCO200的时钟CLK3的上升沿与时钟CLK4的上升沿之间如果输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W2(成为H电平)。延迟路径选择器220b在来自VCO200的时钟CLK1的上升沿与时钟CLK2的上升沿之间如果输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W0(成为H电平)。延迟路径选择器220c在来自VCO200的时钟CLK4的上升沿与时钟CLK0的上升沿之间如果输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W3(成为H电平)。延迟路径选择器220d在来自VCO200的时钟CLK2的上升沿与时钟CLK3的上升沿之间如果输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W1(成为H电平)。
<时钟恢复电路3的动作>
其次，参照图5说明图2所示的时钟恢复电路3的动作。
在时刻t1输入数据信号Data从L电平转移到H电平。时刻t1是作为信号D0为L电平(激活)的期间内即来自VCO200的时钟CLK0的上升沿与时钟CLK1的上升沿之间的时刻。响应时刻t1中的输入数据信号Data的转移，延迟路径选择器220e把节点N2的电位EN0置为L电平。然后延迟路径选择器220e在节点N2的电位EN0从作为L电平的期间中的时钟CLK1的上升沿到时钟CLK2的上升沿的期间(时钟信号D1是L电平的期间)激活屏蔽信号W4(成为H电平)。如果接收到激活的屏蔽信号W4，则VCO200的延迟单元200e从前一级的延迟单元200d的输出信号CLK4切换为输入数据信号D_Data。在屏蔽信号W4激活的期间(屏蔽窗)中，包含着延迟单元200e的前一级延迟单元200d的输出CLK4的转移点。延迟单元200d的输出CLK4的转移点位于屏蔽窗的中央。由屏蔽窗屏蔽延迟单元201d的输出CLK4的转移点。
在时刻t2，来自延迟电路210的输入数据信号D_Data从L电平转移到H电平。时刻t2包含在屏蔽信号W4激活的期间(屏蔽窗)内。响应时刻t2中的输入数据信号D_Data的转移，转移延迟单元200e的输出CLK2转移。其结果，替换延迟单元200e的前一级延迟单元200d的输出CLK4的边缘与输入数据信号D_Data的边缘。即，延迟单元220e的输出CLK2的转移时刻由输入数据信号D_Data规定。由此，固定该输出CLK2的转移时刻以后的时钟边缘与输入数据信号Data的边缘的相位关系。如以上那样，能够得到与输入数据信号Data同步的多相时钟CLK0～CLK4。
另外，这里说明了在来自VCO200的5相时钟CLK0～CLK4中的时钟CLK0的上升沿与时钟CLK1的上升沿之间转移了输入数据信号Data的情况。在除此以外的时钟边缘之间转移了输入数据信号Data时同样地也能够得到与输入数据信号Dat同步的多相时钟CLK0～CLK4。
<效果>
如以上那样，在第1实施形态中的时钟恢复电路3中，检测在来自VCO200的多相时钟CLK0～CLK4中的哪2个时钟的边缘之间输入数据信号Data从L电平转移到H电平。而且，把VCO200的延迟单元200a～200e中与检测结果相对应的1个延迟单元的输入从前一级延迟单元的输出信号切换为输入数据信号D_Data。由此，能够得到与输入数据信号Data同步的多相时钟CLK0～CLK4。
另外，在每次检测输入数据信号Data的转移时通过替换适当的时钟边缘与数据边缘，优化来自VCO200的多相时钟CLK0～CLK4的相位(使多相时钟CLK0～CLK4与输入数据信号Data同步)。从而，如果开始数据传输，则瞬时地锁定输入数据信号Data与多相时钟CLK0～CLK4的相位关系。从而还能够与突发模式传输相对应。
另外，为了使来自VCO200的5相时钟CLK0～CLK4的相位间隔与输入数据信号Data的数据速率相等，VCO200的振荡频率成为输入数据信号Data的数据速率的1/5。由此，与图17所示的以往的时钟恢复电路相比较，缓和时钟频率，还能够与具有更高速的数据速率相对应。
另外，能够对应的数据速率是在构成VCO200的延迟单元200a～200e的每一个中能够设定的延迟量比按照数据速率规定的数据宽度小的情况。与此不同，例如在3倍过抽样方式的时钟恢复电路中能够对应的数据速率是在构成VCO的延迟电路中能够设定的延迟量的3倍小于按照数据速率规定的数据宽度的情况。即，第1实施形态中的时钟恢复电路3与3倍过抽样方式的时钟恢复电路相比较能够与3倍高的数据速率相对应。
<变形例>
这里，为了使来自VCO200的5相时钟CLK0～CLK4的相位间隔与输入数据信号Data的数据速率相等，把基准时钟RefLK的频率设定为输入数据信号Data的数据速率的1/5。通过在相位比较器231中输入VCO234的输出的路径以及/或者在相位比较器231中输入基准时钟RefCLK的路径中插入分频器，能够把基准时钟RefCLK的频率设定为所希望的值。
由于MOS晶体管特性的分散性，偏置电压BIAS变动的位置依赖性等，VCO200的振荡频率与VCO234的振荡频率不完全相同。另外，在输入数据信号Data的时钟源与基准时钟RefCLK的时钟源不相同的情况下，对于输入数据信号Data的传输速率，基准时钟RefCLK的频率从预定的值稍稍偏离。因此输入数据信号Data的数据速率与VCO200的振荡频率不一致。但是，在图2所示的时钟恢复电路3中，在每次检测输入数据信号Data的转移时优化多相时钟CLK0～CLK4的相位。由此，如果在某种频度以上发生输入数据信号Data的转移，则能够保持输入数据信号Data与多相时钟CLK0～CLK4的锁定状态。例如，即使在对于输入数据信号Data的数据速率，VCO200的振荡频率偏离1％的情况下，如果以50比特1次以上的频度发生输入数据信号Data的转移，则在原理上能够保持锁定状态。
这里，把VCO200内的延迟单元的级数取为5，把从VCO200输出的时钟的相数取为5，但VCO200内的延迟单元的级数不限定于该数量。如果进行调整使得从来自延迟电路210的输入数据信号D_Data的L电平向H电平的转移点和前一级延迟单元的输出信号的转移点包含在应该提供给各个延迟单元的屏蔽信号的激活期间(屏蔽窗)中，则就能够以任意级数的延迟单元构成VCO200。
这里，把多相时钟的相位间隔CLK0～CLK4与输入数据信号Data的数据速率设定为相等，而也能够把多相时钟CLK0～CLK4的相位间隔设定为按照输入数据信号Data的数据速率规定的时间的整数分之一。
图4(a)所示的延迟路径选择器220a～220e反应从相对应的2个时钟的边缘之间的输入数据信号Data的L电平向H电平的转移。在图4(a)所示的结构中，如果把P沟道MOS晶体管与N沟道MOS晶体管交换而且使输入信号反相，则可以得到反应从相对应的2个时钟的边缘之间的输入数据信号Data的H电平向L电平的转移的延迟路径选择器。通过并用这两种延迟路径选择器，即使在输入数据信号Data的转移密度很小的情况下也能够保持锁定状态。
这里，在需要所说明的时钟恢复电路3的高速串行数据通信中，数据一般作为差动信号传送。从而，能够以正确的定时生成处于与数据信号互补关系的信号。如果在图4(a)所示的延迟路径选择器中输入与输入数据信号Data处与互补关系的信号，则即使对于从输入数据信号Data的H电平向L电平的转移，延迟路径选择器也发生反应。由此，即使在输入数据信号Data的转移密度很少的情况下也能够保持锁定状态。
这里，使屏蔽窗的宽度(屏蔽信号的激活期间)与按照输入数据信号Data的数据速率规定的数据宽度相等。但是数据窗可以包括要替换的时钟边缘而且包括其前后的时钟边缘。从而，例如虽然在图5中为了替换时钟CLK4的边缘使用了屏蔽信号W4，但也可以代替屏蔽信号W4使用信号EN0。
第2实施形态
在第1实施形态的时钟恢复电路中，最好生成屏蔽窗使得前一级延迟单元的输出(要替换的时钟)的转移点包含在其中央。
但是在第1实施形态中，在生成屏蔽信号W0～W4时，没有考虑在延迟路径选择器220a～220e中生成的延迟。例如在图4(a)所示的延迟路径选择器220e中，在从时钟CLK0、CLK1和时钟/CLK1，/CLK2生成信号D0、D1时，是在NAND电路303a、303b中生成的栅极延迟(延迟量tg1)，在从信号D1和信号EN0生成屏蔽信号W4时，是在NOR电路302中生成的栅极延迟(延迟量tg2)。在延迟路径选择器220a～220d中也产生同样的延迟。
随着输入数据信号Data的数据速率升高，由该延迟时间产生的影响增大，难以把屏蔽窗设定为最佳位置。在第2实施形态中目的在于抑制该延迟时间的影响。
<时钟恢复电路的结构>
图6示出第2实施形态中的时钟恢复电路的结构。该时钟恢复电路在图2所示的时钟恢复电路的结构的基础上还具备延迟块400、410、420，相位比较器430，充电泵440，低通滤波器450。
延迟块400包括延迟电路400a～400e。延迟电路400a～400e使VCO200的延迟单元200a～200e的输出延迟与控制信号CTL1相对应的延迟量td后提供给边缘检测电路220。即，延迟电路400a～400e在来自VCO200的5相时钟CLK0～CLK4上添加延迟量td的延迟。延迟块400的延迟电路400a～400e的输出(D_CLK0，D_CLK3，D_CLK1，D_CLK4，D_CLK2)作为多相时钟D_CLK0～D_CLK4输出到外部。
延迟块410具有与延迟块400相同的结构。即，延迟块410与延迟块400相同，包括延迟电路400a～400e。延迟块410的延迟电路400a～400e使VCO234的延迟单元200a～200e的输出延迟仅与控制信号CTL1相对应的延迟量td后提供给延迟块420。
延迟块420包括延迟电路420a～420e。延迟电路400a～400e在延迟块410的延迟电路400a～400e的输出上添加延迟量D的延迟。延迟量D相当于在延迟路径选择器220a～220e中生成屏蔽信号时产生的延迟量。这里，D＝tg1+tg2。
相位比较器430输出与延迟块420的延迟电路420d的输出和VCO234的延迟单元200e的输出的相位差相对应的误差信号。充电泵440输出与来自相位比较器430的误差信号相对应的电压。低通滤波器450去除来自充电泵440中的电压的高频成分，输出控制信号CTL1。控制信号CTL1提供到延迟块400、411中。
在该时钟恢复电路中，延迟路径选择器220a～220e与VCO200的延迟单元200a～200e的对应关系不同于第1实施形态中的对应关系。在该时钟恢复电路中，延迟路径选择器220a～220e对应于VCO200的延迟单元200b～200e，200a。
延迟路径选择器220e把屏蔽信号W2提供到VCO200的延迟单元200a。延迟路径选择器220e如果在来自延迟块400的延迟电路400a的时钟D_CLK0的上升沿与来自延迟块400的延迟电路400c的时钟D_CLK1的上升沿之间输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W2(成为H电平)。
延迟路径选择器220a把屏蔽信号W0提供到VCO200的延迟单元200b。延迟路径选择器220a如果在来自延迟块400的延迟电路400b的时钟D_CLK3的上升沿与来自延迟块400的延迟电路400d的时钟D_CLK4的上升沿之间输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W0(成为H电平)。
延迟路径选择器220b把屏蔽信号W3提供到VCO200的延迟单元200c。延迟路径选择器220b如果在来自延迟块400的延迟电路400c的时钟D_CLK1的上升沿与来自延迟块400的延迟电路400e的时钟D_CLK2的上升沿之间输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W3(成为H电平)。
延迟路径选择器220c把屏蔽信号W1提供到VCO200的延迟单元200d。延迟路径选择器220c如果在来自延迟块400的延迟电路400d的时钟D_CLK4的上升沿与来自延迟块400的延迟电路400a的时钟D_CLK0的上升沿之间输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W1(成为H电平)。
延迟路径选择器220d把屏蔽信号W4提供到VCO200的延迟单元200e。延迟路径选择器220d如果在来自延迟块400的延迟电路400e的时钟D_CLK2的上升沿与来自延迟块400的延迟电路400b的时钟D_CLK3的上升沿之间输入数据信号Data从L电平转移到H电平，则与此相响应，在预定期间激活屏蔽信号W4(成为H电平)。
<时钟恢复电路的动作>
与第1实施形态相同，把基准时钟RefCLK的频率设定为输入数据信号Data的数据速率的1/5，来自VCO200的5相时钟CLK0～CLK4的相位间隔与按照输入数据信号Data的数据速率规定的数据宽度T相等。从而，VCO200、234的延迟单元200a～200e的每一个中的延迟量成为T/2。
在该时钟恢复电路中，反馈控制延迟电路400a～400e中的延迟量td，使得延迟块420的延迟电路420d的输出与VCO234的延迟单元200e的输出的相位差成为0。即，控制延迟量td使得延迟量(td+D)成为T/2。
如果这样做，则如图7所示，生成屏蔽窗(这里是W2)，使得要替换的时钟(这里是CLK2)的转移点位于其中央。
<效果>
在生成屏蔽信号W0～W4时在延迟路径选择器220a～220e中生成的延迟的延迟量与输入数据信号Data的数据速率无关。从而，在输入数据信号Data的数据速率存在范围的情况下，难以使用固定延迟进行调整使得在所有的数据速率中屏蔽窗设定在最佳位置。但是在第2实施形态的时钟恢复电路中，由于反馈控制延迟量td使得延迟量(td+D)成为T/2，因此无论输入信号Data的数据速率如何都能够把屏蔽窗设定在最佳的位置。
<变形例>
这里，反馈控制的延迟量td使得延迟量(td+D)成为T/2。但是延迟量(td+D)的目标值不限定于T/2。根据输入数据信号Data的数据速率可以设定为T/2的整数倍(T/2，T，3T/2，…)。另外，需要根据延迟量(td+D)的目标值改变延迟路径选择器220a～220e与VCO200的延迟单元200a～200e的对应。
还可以根据输入数据信号Data的数据速率离散地切换延迟电路400a～400e中的延迟量td。例如，如图8所示，使延迟电路400a～400e的结构成为能够根据来自控制电路460的信号SW1～SW3切换延迟量不同的3条路径的结构。另外，代替图6所示的相位比较器430·充电泵440·低通滤波器450，设置图8所示的控制电路460。控制电路460根据输入数据信号Data的数据速率激活信号SW1～SW3中的1个。如果这样做，则能够根据输入数据信号Data的数据速率离散地切换延迟电路400a～400e中的延迟量td。
在适用于具有多个输入通道的接口的情况下，还可以对于各个通道设置图6所示的时钟恢复电路。但是如果像以下那样则能够减小电路面积。仅在对于某一个通道的时钟恢复电路中设置用于生成控制信号CTL1的相位比较器430·充电泵440·低通滤波器450。而且，把该控制信CTL1号共同提供到对于其它通道的时钟恢复电路的延迟块400、410。如果这样做，则由于用于生成控制信号CTL1的相位比较器430·充电泵440·低通滤波器450可以只是1组，因此能够减少电路面积。另外在性能方面，由于把对于VCO234的延迟单元200a～200e的输入固定为前一级延迟单元的输出，因此来自VCO234的时钟的相位偏移小，屏蔽窗的位置的绝对精度高。
第3实施形态
<时钟恢复电路的结构>
图9示出第3实施形态中的时钟恢复电路的结构。该时钟恢复电路具备延迟电路210，边缘检测电路220，压控振荡电路(VCO)500，PLL530，相位比较电路540a～540e，控制电路550。
VCO500按照与来自PLL530的偏置电压BIAS以及来自控制电路550的偏置电压BIAS3相对应的频率振荡。VCO500包括环形连接的5级延迟单元500a～500e。延迟单元500a～500e的每一个按照与来自PLL530的偏置电压BIAS以及来自控制电路550的偏置电压BIAS3相对应的延迟量，使前一级延迟单元的输出信号反相延迟。延迟单元500a～500e的输出(CLK0，CLK3，CLK1，CLK4，CLK2)作为多相时钟CLK0～CLK4，输出到时钟恢复电路的外部。
PLL530包括相位比较器231，充电泵232，低通滤波器233，压控振荡电路(VCO)534。VCO534具有与VCO500相同的结构。即，VCO534与VCO500相同，包括环形连接的5级延迟单元500a～500e。其中VCO534的延迟单元500a～500e按照与来自PLL530的偏置电压BIAS以及一定电平的偏置电压BIAS2相对应的延迟量，使前一级延迟单元的输出信号反相延迟。偏置电压BIAS2的电平设定为电源电压与接地电压的中间电位。
相位比较电路540a当来自延迟路径选择器220a的屏蔽信号W2激活时，输出对应于来自延迟电路210的输入数据信号D_Data的上升沿与VCO500的延迟单元500e的输出/CLK2的上升沿的相位差的误差信号。
相位比较电路540b当来自延迟路径选择器220b的屏蔽信号W0激活时，输出对应于来自延迟电路210的输入数据信号D_Data的上升沿与VCO500的延迟单元500a的输出/CLK0的上升沿的相位差的误差信号。
相位比较电路540c当来自延迟路径选择器220c的屏蔽信号W3激活时，输出对应于来自延迟电路210的输入数据信号D_Data的上升沿与VCO500的延迟单元500b的输出/CLK3的上升沿的相位差的误差信号。
相位比较电路540d当来自延迟路径选择器220d的屏蔽信号W1激活时，输出对应于来自延迟电路210的输入数据信号D_Data的上升沿与VCO500的延迟单元500c的输出/CLK1的上升沿的相位差的误差信号。
相位比较电路540e当来自延迟路径选择器220e的屏蔽信号W4激活时，输出对应于来自延迟电路210的输入数据信号D_Data的上升沿与VCO500的延迟单元500d的输出/CLK4的上升沿的相位差的误差信号。
控制电路550生成与来自相位比较电路540a～540e的误差信号相对应的偏置电压BIAS3。偏置电压BIAS3提供到VCO500。
<延迟单元500a～500e的内部结构>
其次，说明图9所示的VCO500中的延迟单元500a～500e的内部结构。这里以延迟单元500a为例进行说明。
如图10所示，延迟单元500a是差动型的电压控制延迟电路。延迟单元500a包括P沟道MOS晶体管501a～501d，N沟道MOS晶体管501e～501f，电流源502。在P沟道MOS晶体管501a～501b的栅极上提供来自低通波器233的偏置电压BIAS。在P沟道MOS晶体管501c～501d的栅极上提供来自控制电路550的偏置电压BIAS3。在N沟道MOS晶体管501e～501f的栅极上提供前一级延迟单元500e的输出CLK4、/CLK4。以上那样构成的延迟单元500a使前一级延迟单元500e的输出CLK2、/CLK2仅反相延迟与偏置电压BIAS以及BIAS3相对应的延迟量，作为时钟CLK0、/CLK0输出。
VCO500中的延迟单元500b～500e的内部结构也与图10所示的延迟单元相同。另外，VCO534中的延迟单元500a～500e的内部结构也与图10所示的延迟单元相同。其中，在VCO534中的延迟单元500a～500e中，代替偏置电压BIAS3，在P沟道MOS晶体管的栅极上提供恒定的偏置电压BIAS2。
这里，把来自控制电路550的偏置电压BIAS3的电平设定为偏置电压BIAS2的电平。由此，使VCO500的振荡频率与VCO534的振荡频率相同。另外，把基准时钟RefCLK的频率设定为输入数据信号Data的数据速率的1/5。由此，来自VCO200的5相时钟CLK0～CLK4的相位间隔与按照输入数据信号Data的数据速率规定的数据宽度相同。
<时钟恢复电路的动作>
其次，参照图11说明图9所示的时钟恢复电路的动作。
与在第1实施形态中说明过的相同，响应时刻t1中的输入数据信号Data从L电平向H电平的转移，延迟路径选择器220e激活屏蔽信号W4(成为H电平)。在屏蔽信号W4激活期间(屏蔽窗)中，包括延迟单元200e的前一级延迟单元200d的输出CLK4的转移点。在时刻t2，来自延迟电路210的输入数据信号D_Data从L电平转移到H电平。时刻t2包含在屏蔽信号W4激活的期间(屏蔽窗)中。
响应激活的屏蔽信号W4，激活相位比较电路540e。被激活的相位比较电路540e把输入数据信号D_Data的上升沿的相位与前一级延迟单元200d的输出/CLK4的上升沿的相位进行比较，输出与比较结果相对应的误差信号。而且，从控制电路550输出与来自相位比较电路540e的误差信号相对应的电平的偏置电压BIAS3。由此，固定来自VCO500的时钟CLK0～CLK4的边缘与输入数据信号Data的边缘的相位关系。
如以上那样，能够得到与输入数据信号Data同步的多相时钟CLK0～CLK4。
另外，在这里说明了在来自VCO200的5相时钟CLK0～CLK4中的时钟CLK0的上升沿与时钟CLK1的上升沿之间转移了输入数据信号Data的情况。在除此以外的时钟边缘之间转移了输入数据信号Data时也相同，可以得到与输入数据信号Data同步的多相时钟CLK0～CLK4。
<变形例>
由控制电路550进行的偏置电压BIAS3的控制既可以是模拟控制也可以是数字控制。
在图9所示的结构上还设置检测VCO534的频率锁定的电路，还可以设置成在VCO534锁定频率，控制VCO534的振荡频率的偏置电压BIAS稳定之后边检测电路220进行动作。这种情况下，也可以不设置偏置电压BIAS2(代替偏置电压BIAS2)输入偏置电压BIAS。直到VCO534锁定为止，使偏置电压BIAS3与偏置电压BIAS成为相同电位。在VCO534锁定了以后，根据来自边缘检测电路220的屏蔽信号W0～W4，把时钟与数据进行比较，反馈其比较结果控制偏置电压BIAS3。如果这样做，则能够设定成使得在屏蔽窗内所比较的时钟边缘与数据边缘的相位一致。
在图9所示的结构中，通过把偏置电压BIAS3的电平初始设定为中间电位，使偏置电压BIAS3的电平上下可动，能够把时钟CLK0～CLK4的相位进行前后调整。通过在数据一侧插入具有与图10所示的电压控制延迟电路相反增益特性的电压控制延迟电路，则偏置电压BIAS3的初始电位即使在范围的端点也能够把数据与时钟的相对相位差加速或减速。例如，在供给到VCO500的偏置电压BIAS3的初始电位是0V的情况下，在图10所示的电压控制延迟电路中仅能够从该状态减速。在数据一侧插入了上述的电压控制延迟电路的情况下，把输入到副频率调整单元(与图10所示的P沟道MOS晶体管501c～501d相对应。)的偏置的初始电位设定成能够减速的电平。由此，即使供给到VCO500的偏置电压BIAS3的初始电位保持0V，通过插入在数据一侧的电压控制延迟电路使数据相位延迟(减速)，也能够相对地使时钟CLK0～CLK4的相位超前。
第4实施形态
第4实施形态的时钟恢复电路代替图2所示的PLL230或者图9所示的PLL530，具备图12所示的频率检测电路531·充电泵532·低通滤波器533。其它的结构与图2或者图9所示的时钟恢复电路相同。
频率检测电路531输出对应于基准时钟RefCLK的频率与VCO200(500)的延迟单元200e(500e)的输出的频率之差的误差信号。充电泵532输出对应于来自频率检测电路531的误差信号的电压。低通滤波器533去除来自充电泵532的电压的高频成分，输出为偏置电压BIAS。
在该时钟恢复电路中，把成为频率的基准的基准时钟RefCLK与VCO200(500)的振荡频率进行比较，控制偏置电压BIAS使得VCO200(500)的振荡频率等于基准频率。
在以上那样构成的时钟恢复电路中也能够得到与图2或者图9所示的时钟恢复电路相同的效果。
第5实施形态
图13示出第5实施形态的时钟恢复电路的结构。该时钟恢复电路在图9所示的时钟恢复电路的结构上还具备延迟电路560和延迟块570。
延迟电路560按照与来自控制电路50的控制信号CTL2相对应的延迟量使输入数据信号Data延迟。
延迟块570包括延迟电路570a～570e。延迟电路570a～570e按照与来自控制电路550的控制信号CTL3相对应的延迟量使延迟单元500a～500e的输出延迟。延迟块570的延迟电路570a～570e的输出(D_CLK0，D_CLK3，D_CLK1，D_CLK4，D_CLK2)作为多相时钟输出D_CLK0～D_CLK4到外部。
在延迟电路210中提供由延迟电路560添加了延迟的输入数据信号。
在边缘检测电路220中，代替输入数据信号Data，提供来自延迟电路560的输入数据信号，代替来自VCO500的多相时钟CLK0～CLK4，提供在来自VCO500的多相时钟CLK0～CLK4上添加了由延迟电路500a～500e进行了延迟的多相时钟D_CLK0～D_CLK4。
在相位比较电路540a～540e中，代替时钟/CLK2～/CLK4，提供来自延迟块570的时钟/D_CLK2～/D_CLK4。
控制电路550根据来自相位比较电路540a～540e的误差信号(相位比较结果)，在时钟/D_CLK2～/D_CLK4的相位超前的情况下对控制信号CTL3进行控制使得时钟D_CLK0～D_CLK4的相位延迟，在数据信号D_Data的相位超前的情况下对控制信号CTL2进行控制使得数据信号D_Data的相位延迟。这样，通过根据相位差用控制信号CTL2、CTL3的任何一方进行控制，使得多相时钟D_CLK0～D_CLK4的相位以及输入数据信号Data的相位的一方对于另一方相对滞后或者超前。由此能够使多相时钟D_CLK0～D_CLK4与输入数据信号Data的相位一致。
另外，在这里说明了根据相位差用控制信号CTL2、CTL3的任何一方进行控制的情况，而也可以用控制信号CTL2，CTL3的双方进行控制。另外，控制信号CTL2、CTL3的控制既可以是模拟的也可以是数字的。另外，延迟电路560、570a～570e如图8所示，还可以是由控制比特离散地设定延迟量的结构。
第6实施形态
第6实施形态的时钟恢复电路代替图9所示的VCO500以及PLL530具备图14所示的DLL电路。其它的结构与图9所示的时钟恢复电路相同。
图14所示的DLL电路具备延迟线600，相位比较器610，充电泵620，低通滤波器630。
延迟线600包括串联连接的5级延迟单元600a～600e。延迟单元600a～600e按照与来自低通滤波器630的偏置电压BIAS的延迟量使输入信号正相延迟。在第1级延迟单元600a中提供基准时钟RefCLK。基准时钟RefCLK的频率设定为输入数据信号Data的数据速率的1/5。
相位比较器610输出对应于延迟线600的最末级的延迟单元600e的输出与基准时钟RefCLK的相位差的误差信号。充电泵620输出对应于来自相位比较器610的误差信号的电压。低通滤波器630去除来自充电泵620的电压中的高频成分，输出偏置电压BIAS。
在该DLL电路中，为了比较通过5级延迟单元600a～600e的前后的时钟RefCLK的相位，5级延迟单元600a～600e中的延迟的总计与基准时钟RefCLK的1个周期相同。由此，可以得到其相位间隔等于按照输入数据信号Data的数据速率规定的数据宽度的多相时钟CLK0～CLK4。
第7实施形态
图15示出第7实施形态的时钟恢复电路的结构。该时钟恢复电路在图2所示的时钟恢复电路的结构上还具备分频电路700。分频电路700插入在把输入数据信号Data输入到边缘检测电路220以及VCO200的路径中，把输入数据信号Data进行1/2分频。由此每隔1个抽样输入数据信号Data的边缘。
被抽样了的输入数据信号传送到边缘检测电路220以及VCO200。边缘检测电路220检测被抽样了的输入数据信号在来自VC0200的多相时钟CLK0～CLK4中的哪2个时钟的边缘之间发生了转移。边缘检测电路220根据检测结果在预定期间激活屏蔽信号W0～W4中的1个。VCO200的延迟单元200a～200e的每一个响应来自边检测电路220的屏蔽信号W0～W4中相对应的屏蔽信号，选择前一级延迟单元的输出信号或者来自延迟电路210的输入数据信号D_Data(在抽样了边缘的输入数据信号上添加了由延迟电路210进行的延迟T的信号)。
提供到VCO200的延迟单元200a～200e中的输入数据信号D_Data(在抽样了边缘的输入数据信号添加了由延迟电路210进行的延迟T的信号)的相位对于原来的输入数据信号Data的相位，延迟由分频电路700以及延迟电路210附加的延迟部分。从而，通过调整延迟电路210的延迟量能够优化数据与时钟的相位关系。
如果依据图15所示的时钟恢复电路，则能够加宽输入到延迟电路210中的输入数据信号的数据宽度，减小该输入数据信号的斜率。由此，能够使输入到VCO200的延迟单元200a～200e中的信号D_Data的斜率与延迟单元200a～200e的输出CLK0～CLK4的斜率相同。其结果，无论输入路径如何，都能够使延迟单元200a～200e的延迟特性成为相同，能够使VCO200的振荡频率与数据速率高精度地一致。
另外，由于加宽提供到延迟电路210中的输入数据信号的数据宽度，因此缓和在延迟电路210中所要求的高速性。由此，能够减小构成延迟电路210的晶体管的驱动能力，抑制功耗。
另外，由于还加宽了提供到延迟单元200a～200e中的输入数据信号D_Data的数据宽度，因此在屏蔽窗内输入数据信号D_Data不进行无用的转移，还减少对于VCO200的不良影响。
另外，在这里把分频电路700的分频数取为2，而分频数可以不限于2，可以设定为任意的值。但是，如果分频数多即抽样量多，则由于减少数据转移时间的信息，因此存在着减少对于数据相位变动的承受性这样的折衷关系。
另外，如图16所示，还可以在图9所示的时钟恢复电路的结构上设置分频电路700。