存储器器件的结构及其制造方法 【技术领域】
本发明是有关于一种存储器器件的结构及其制造方法，且特别是有关于一种利用抬升位线以改善器件可靠度的存储器结构及其制造方法。背景技术
存储器，顾名思义便是用以存储资料或数据的半导体器件。在数字数据的存储上，我们通常习惯以位(Bit)来形成存储器的容量。存储器内每个用以存储数据的单元则称为存储单元(Cell)。而存储单元在数以万计的存储位中，所在的特定位置则称为地址(Address)。换言之，存储单元在存储器内，得以数组的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同行或是同列的数个存储单元以共同的导线加以串接。
图1所示，其绘示为公知一种存储器器件的结构剖面示意图。
请参照图1，公知存储器器件的制造方法首先在基底100上形成一栅氧化层102。之后，在基底100中形成一埋入式位线104。接着，于埋入式位线104上形成一场氧化绝缘层106，用以隔离埋入式位线104与后续所形成的字线。最后，以垂直于埋入式位线106的方向，在栅氧化层102与场氧化绝缘层106上形成一字线108。
当存储器器件随着集成电路集成度的提高而逐渐缩小之后，存储器器件中的埋入式位线的宽度必须随之缩小。然而，位线的宽度变窄会造成其阻值地上升，使得存储单元的电流便小而导致过高的位线负载(Bit Line Loading)。倘若利用增加位线的接面深度(Junction Depth)，以解决埋入式位线阻值提高的问题，不但会衍生短信道效应(Short Channel Effect)，还会产生接面漏电(Junction Leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的位线，以避免因接面过深而引起的短信道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位线负载过高的问题。再者，于公知存储器器件中，约每32条位线或每64条位线就必须有一位线接触窗，用以操控存储器器件。然而，位线接触窗的形成会限制了器件的集成度。因此，如何降低位线接触窗的数目以提高器件集成度也使非常重要的。发明内容
本发明的目的就是在提供一种存储器器件的结构及其制造方法，以降低位线的电阻值。
本发明的另一目的是提供一种存储器器件的结构及其制造方法，此结构与方法可使埋入式位线的接面作浅而不会产生短信道效应及接面漏电等问题。
本发明的再一目的就是在提供一种存储器器件的结构及其制造方法，以降低器件中位线接触窗的数目，借此以提高器件的集成度。
本发明提出一种存储器器件的结构，此结构包括一基底、一栅氧化层、一栅极、一埋入式位线、一抬升线、一间隙壁、一字线以及一绝缘层。其中，栅氧化层配置在部分基底上。栅极配置在栅氧化层上。而埋入式位线配置在栅极两侧的基底中。另外，抬升线配置在埋入式位线上方的基底表面上。因此，本发明的存储器器件的位线由埋入式位线与配置在埋入式位线上的抬升线所构成。而间隙壁配置在栅极的两侧壁，用以隔离抬升线与栅极。字线以垂直于埋入式位线(抬升线)的方向配置在栅极上。绝缘层配置在抬升线的顶部，用以使抬升线与字线彼此电性隔离。
本发明提出一种存储器器件的制造方法，此方法首先在一基底上形成一薄氧化层，在薄氧化层上形成一导电层，在导电层上形成一材料层。之后图案化材料层与导电层，以形成一长条状导电结构以及长条状导电结构顶部的一顶盖层。接着，以顶盖层为一植入罩幕，进行一离子植入步骤，以在长条状导电结构两侧的基底中形成一埋入式位线。之后，将未被长条状导电结构覆盖的薄氧化层移除，以使埋入式位线暴露出来，而保留在长条状导电结构底部的薄氧化层作为一栅氧化层。继之，在长条状导电结构的侧壁形成一间隙壁，其中间隙壁与顶盖层之间具有一蚀刻选择比。之后，于埋入式位线上方的基底表面上形成一抬升线，其中抬升线与长条状导电结构之间通过间隙壁而彼此电性隔离。之后，在抬升线的顶部形成一绝缘层，用以隔离抬升线与后续所形成的字线，其中绝缘层与顶盖层之间具有一蚀刻选择比。继之，将长条状导电结构顶部的顶盖层移除，暴露出长条状导电结构。然后，在基底的上方形成一导电层，覆盖住长条状导电结构与抬升线顶部的绝缘层。之后，以垂直于埋入式位线(抬升线)的方向，图案化导电层与长条状导电结构，以形成一字线与复数个栅极，其中字线将相同一列的栅极串接起来。
本发明的存储器器件的结构及其制造方法，由于其位线由埋入式位线与抬升线所构成，因此可降低存储器器件的位线的电阻值。
本发明的存储器器件的结构及其制造方法，由于其位线的电阻值可有效的降低，因此器件中的埋入式位线可以作浅，以避免短信道效应与接面漏电的问题，进而提升器件的可靠度。
本发明的存储器器件的结构及其制造方法，由于位线的电阻值可有效的降低，因此可降低位线的电压降，如此可减少器件中位线接触窗的数目，进而提高器件的集成度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。附图说明
图1为公知一种存储器器件的结构剖面示意图；
图2A至图2G是依照本发明一较佳实施例的存储器器件的制造流程剖面示意图。标号说明：
100、200：基底
102、202a：栅氧化层
104：埋入式位线
106：场氧化绝缘层
108：字线
202：薄氧化层
204：导电层
204a：长条状导电结构
204b：栅极
206：材料层
206a：顶盖层
208：离子植入步骤
210：埋入式位线
212：间隙壁
214：抬升线
216：绝缘层
218：字线具体实施方式
图2A至图2G所示，其绘示为依照本发明一较佳实施例的存储器器件的制造流程剖面示意图。
请参照图2A，首先在一基底200上形成一薄氧化层202。其中，形成薄氧化层202的方法例如是一热氧化法。接着，在薄氧化层202上形成一导电层204，并且在导电层204上形成一材料层206。在本实施例中，导电层204的材质例如是多晶硅，材料层206的材质例如是氮化硅。
之后，请参照图2B，图案化材料层206与导电层204，以形成一长条状导电结构204a与位于长条状导电结构204a顶部的顶盖层206a。之后，以顶盖层206a与长条状导电结构204a为一植入罩幕进行一离子植入步骤208，以在长条状导电结构204a两侧的基底200中形成一埋入式位线210。之后，再将未被长条状导电结构204a所覆盖的薄氧化层202移除，以使埋入式位线210暴露出来，而保留在长条状导电结构204a的底部的薄氧化层作为一栅氧化层202a。
在本发明中，由于埋入式位线210在薄氧化层202与长条状导电结构204a形成之后才形成的，因此对于埋入式位线210而言，可以降低其因形成薄氧化层202与长条状导电结构204a时的高温而导致的扩散现象。
然后，请参照图2C，在长条状导电结构204a与顶盖层206a的侧壁形成一间隙壁212。其中，间隙壁212与顶盖层206a之间具有一蚀刻选择比。在本实施例中，间隙壁212的材质例如是氧化硅。而形成间隙壁212的方法例如是先在基底200上方形成共形氧化硅层(未绘示)，之后再回蚀刻此共形氧化硅层以形成间隙壁212。
接着，请参照图2D，在埋入式位线210上形成一抬升线214。其中，抬升线214通过间隙壁212而与长条状导电结构204a电性隔离。在本实施例中，抬升线214的材质例如是多晶硅。且形成抬升线214的方法例如是先在基底200上方沉积一层导电材质层(未绘示)，之后回蚀刻此导电材质层，以使顶盖层206a与间隙壁212暴露出来，而保留下来的导电材质层即为抬升线214。
因此，本发明的存储器器件的位线由埋入式位线210与形成在埋入式位线210上的抬升线214所构成。如此一来，便可降低位线电阻值，以因应器件缩小后会有阻值升高的问题。而且，由于本发明的方法可降低位线的电阻值，因此其埋入式位线210的接面可以作浅，以避免短信道效应与接面漏电等问题，借此以提高器件的可靠度。
继之，请参照图2E，在抬升线214的表面上形成一绝缘层216，用以使抬升线214与后续所形成的字线彼此电性隔离。其中，绝缘层216与面盖层206a之间具有一蚀刻选择比。在本实施例中，绝缘层216的材质例如是氧化硅，且形成绝缘层216的方法例如是一热氧化法或一化学气相沉积法。
之后，请参照图2F，将顶盖层206a移除，暴露出长条状导电结构204a。由于顶盖层206a与间隙壁212之间具有一蚀刻选择比，且顶盖层206a与绝缘层216之间也具有一蚀刻选择比。因此，在移除顶盖层206a的蚀刻过程中，间隙壁212与绝缘层216并不会被移除，而会被保留下来。
继之，请参照图2G，在基底200上方形成一导电层(未绘示)，覆盖长条状导电结构204a与绝缘层216。其中导电层的材质例如是多晶硅。之后，以垂直于埋入式位线210(抬升线214)的方向图案化导电层与长条状导电结构204a，以形成一字线218以及复数个栅极204b。其中，字线218将相同一列的栅极204b串接起来。
本发明的存储器器件的结构包括一基底200、一栅氧化层202a、一栅极204b、一埋入式位线210、一抬升线214、一间隙壁212、一字线218以及一绝缘层216。
其中，栅氧化层202a配置在部分基底200上。栅极204b配置在栅氧化层202a上。而埋入式位线210配置在栅极204b两侧的基底中。另外，抬升线214配置在埋入式位线210上方的基底200表面上，因此本发明的存储器器件的位线由埋入式位线210与配置在埋入式位线210上的抬升线214所构成。此外，间隙壁212配置在栅极204b的侧壁，用以使抬升线214与栅极204b电性隔离。而字线218以垂直于埋入式位线210(抬升线214)的方向配置在栅极204b上。绝缘层216配置在抬升线214的顶部，用以使抬升线214与字线218彼此电性隔离。
由于本发明的存储器器件的位线由埋入式位线210与抬升线214所构成，因此可降低位线的电阻值，以因应器件尺寸缩小后会有阻值升高的问题。而且，本发明可以使埋入式位线210的接面作浅，以避免短信道效应与接面漏电等问题，借此以提高器件的可靠度。另外，由于本发明的存储器器件的位线电阻值可有效的降低，因此可降低位线的电压降，如此可减少器件中位线接触窗的数目，进而提高器件的集成度。
综合以上所述，本发明具有下列优点：
1、本发明的存储器器件的结构及其制造方法，可降低存储器器件的位线的电阻值。
2、本发明的存储器器件的结构及其制造方法，其埋入式位线可以作浅，以避免短信道效应与接面漏电的问题，进而提升器件的可靠度。
3、本发明的存储器器件的结构及其制造方法可减少器件中位线接触窗的数目，进而提高器件的集成度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。