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编码线性成块码的方法和装置
    发明的背景

    1.发明领域

    本发明涉及数字信号的传递(即，传输和/或存储)。更具体地说，本发明涉及线性成块码的编码。

    2.相关技术的描述

    数字信号通常用于如语音、数据，和视频通讯和图象，数据及文档的存储，处理和归档等应用场合。遗憾的是，因为存储介质和传输通道并不完美，它们容易将错误引入到经过它们的数字信息中。例如，在存储介质中，由于缺陷产生的错误使得数字信息的一些或全部不能正确地存储，保留或检索。例如在传输通道中，由于其他信号的干涉或通道质量在变坏过程的改变可以引起错误。

    为增加数据的可靠性可以应用错误检测方案，其中从数字信号计算校验值并与数字信号一起传输(在一个通常的实施中，数字信号被分成若干块，并对每个块在传递之前计算校验值，并将其附在块之后，在另一个方案中，数字信号和校验值可以交叉和/或在时序上具有某种其他的相对安排)。在信号被索取或接收时，重复该校验值的计算。若在传输前后计算的校验值一致，则传输的信号认为是没有错误的。若校验值不一致，则认为信号至少包含一个错误。若在那样的计算中使用线性成块码，最终的校验值称为校验和，而若在那样的计算中使用循环码，最终的校验值称为循环冗余校验和或CRC。根据所使用的码的类型以及遇到的错误的数目和/或类型，有可能校正那样的错误而不必重新发送该数字信息。

    对(n，k)循环码C，k个信息符号被编码成n-符号码字。例如，(48，32)循环码产生包含32位原始信息符号和16位CRC的48位码字。此类循环码能唯一地由具有下述形式的n-k阶生成多项式G(x)确定

     G ( x ) = 1 + [ Σ i = 1 n - k - 1 g i X i ] + X n - k . ]]>

    按那样的码计算的校验和具有n-k位的长度。(n，k)码的示例性格式示于图1。

    在有限域(伽罗瓦域)GF(2)上的加法简化为逻辑异或(XOR)操作，而在此有限域上的乘简化为逻辑与(AND)操作。因而，对由如上所述的生成多项式产生并在GF(2)上应用的循环码，编码器能使用如图2所示的逻辑线路实现。在此图中，g_i表示生成多项式G(x)的系数，(n-k)个存储单元的每一个保持一位值，而存储单元的内容协调地更新(即在每个时钟周期，值被移位到存储单元)。在前k次移位期间，切换器处于上面位置，使得信息信号能加载到编码器(若希望还送到输出)。在接下去的(n-k)次移位期间，切换器移到下面位置，使得编码器的状态(即对应于存储单元的排序内容的位串)作为校验和信号输出。

    若在编码器设计期间生成多项式已知，能通过忽略第i个AND门(对g_i＝0)或用连接代替它(对g_i＝1)而简化图2的线路。例如，码多项式

    G(x)＝X¹⁶+X¹⁵+X¹⁴+X¹¹+X⁶+X⁵+X²+X+1

    (如在由Telecommunications Industry Association，Arlington，VA发表的IS-200标准第二部分2.1.3.4.2.1和2.1.3.5.2.1节中所规定的)能用图3中示出的逻辑线路实现。

    虽然它们具有很低的硬件要求，使用很小的存储和只有少量的逻辑门，如图2及3中的串行编码器实现方法每个时钟周期只处理一位输入信号。那样的性能慢得无法接受，尤其是对涉及实时数据流的应用(如通讯应用)场合。

    每个时钟周期多位操作的编码器通过使用预先计算的查找表实现。在这些实现中，当前周期的余项被用作从查找表中选择值的索引，而选择的值被用作计算下一周期的余项。虽然那样的编码器每周期处理多位，它需要查找表，其长度与余项的长度指数相关。因而，那样的实现方法难以伸缩，并不适合于既要高速又要少占存储器的应用场合。

    发明概述

    在按本发明的实施例的装置中，逻辑矩阵接收信息信号和对应于信息信号部分的激励响应。逻辑矩阵根据至少两个激励响应的和输出校验和。

    附图简述

    图1是示出码字格式的简图。

    图2是用于循环码的一般编码器的逻辑图。

    图3是用于特定循环码的编码器的逻辑图。

    图4是按本发明的实施例的装置的方框图。

    图5是逻辑矩阵120的线路图。

    图6示出从具有较小容量的XOR门的树构造的XOR门。

    图7示出产生查找表110方法的流程图。

    图8描述了图7中方法的子任务P120和P130的一次迭代。

    图9是按本发明的另一实施例的装置的方框图。

    图10是包含信息信号范例的数据信号的图形表示。

    图11是产生查找表220的方法的流程图，它接续着图7示出的流程图。

    图12描述了图11方法的子任务P180，P190，和P200的一次迭代。

    图13是逻辑矩阵220的线路图。

    图14A是包含数据信号的范例的信号流的图形表示。

    图14B是编码的信号流的图形表示。

    图15是按本发明的又一个实施例的装置方框图。

    图16是流控制块的方框图。

    图17是按本发明又一个实施例的装置方框图。

    【具体实施方式】

    如图4所示，按本发明的实施例的装置100接收输入宽度为k位的信息信号20到逻辑矩阵120。查找表110将预定的响应信息提供给逻辑矩阵120的另一组输入。逻辑矩阵120在其输入上完成预定的逻辑功能以产生校验和信号30。

    查找表110存储的信息关系到对由特定生成多项式G(x)产生的循环码的编码器(如按图2的线路的特定实现的编码器)的激励响应，并具有预定的初始状态。具体说来，查找表110存储那样的编码器的k个激励响应，其中第j个激励响应(j是从1到k的一个整数)是从第j的激励输入(即长度k的串，其中仅第j位具有非零值)中移位引起的编码器状态。构造查找表110的示例性方法在下面讨论。

    逻辑矩阵120从查找表110中选择对应于信息信号120的非零位的激励响应，并输出这些响应的总和。图5示出逻辑矩阵120的示例性实施的方框图，它包括k个AND门140和一个XOR门150。每个AND门140(m)(其中m是从1到k的一个整数)具有1位宽的控制输入和(n-k)位宽的数据输入。若到门140(m)的控制输入具有值1，则输入传送到输出；否则门的输出为0。对矩阵120中的每个门140(m)，控制输入是信息信号120的第m位，而数据输入是从查找表110获得的第m个激励响应。在一个示例性实施例中，AND门140(m)包含若干或许多具有更有限输入容量的逻辑门(如2输入NAND门)，它们安排成完成上述功能。

    XOR门150接收k个AND门140(m)的输出，并产生(n-k)位宽的输出。若奇数个AND门140(m)的输出的第p位的具有值1，则XOR门150的输出的第p位(其中p是从1到(n-k)的一个整数)具有(a)值1，若偶数个AND门140(m)的第p位具有值1，则具有(b)值0。换言之，XOR门150的输出是输入的按位XOR，输出的第p位是输入的第p位的XOR。

    XOR门150能作为具有较小输入容量的XOR门的树实现。例如，图6示出，4输入的XOR门如何能从3个2输出XOR门的树构成(其中每个能从其他逻辑门实现)。在一个示例性实施例中，XOR门150包含若干或许多具有更有限的输入容量的逻辑门(如2输入NAND门)，它们安排成完成上述逻辑功能。

    注意，在实现上述逻辑功能时，逻辑矩阵120的实际结构能采用许多不同于图5所示的特定形式的其他形式，因为对于如固定的初始编码器状态和固定的G(x)，n，及k，查找表110是不变的，可以事先知道输入到AND门140(m)的某些数据位是0，因而这些门的输出的对应位也将是0。因为逻辑矩阵120的操作能使用逻辑表达式描述，应用那样的先验知识从此表达式中消除已知为零的项可以实现缩短表达式并简化对应的实现方法(如简化逻辑门)。那样的缩减能手工或自动地完成。在按本发明的装置的一个实施例中，对特定G(x)，n和k以及特定的初始编码器状态的逻辑矩阵120的结构，通过使用如由Synopsis，Inc.(Mountain View，CA)生产的Design Compiler而缩减成更优化的格式(如需要更少的逻辑门完成等价于图5中示出结构的逻辑操作的格式)。

    图7示出通过将一系列激励输入送到由预选的多项式G(x)产生的循环码的编码器中而产生查找表110的示例性方法的流程图。在此方法中，编码器能以硬件实现(如按图2的线路的特定实现)。但注意，一旦查找表110的结构已完成，有可能实现本发明而不必再参考那样的编码器。因此，替代地可以希望至少部分编码器以软件实现。一旦存储在查找表110中的信息可用，有可能实现本发明而不必参考以硬件或软件方式的编码器(如在图4中所见的装置)。

    在子任务P110中，计数器值i设成1。因为编码器的响应取决于其初始状态，子任务P110还包括通过将预定的值串存入其存储单元而初始化编码器。注意，若按图2的编码器初始化成零状态(即零初始状态被存入其每个存储单元)，则当输入零值串时编码器将不改变其状态。因为那样的串在某些应用中通常是引导序列，可以希望替代地用1的值串(或用某些其他非零串)来初始化编码器。

    在子任务120中，第i个激励输入(即长度为k的串，其中仅第i位具有非零值)被输入到编码器(或类似设备)。在子任务P130，编码器对此输入的响应(即表示在激励输入被加载之后编码器状态的(n-k)位的串)被存入查找表110的对应位置。通过子任务P140的测试和子任务150中的循环操作，子任务P110，P120，和P130重复执行，直到对所有k个可能的激励输入存入激励响应。

    图8是子任务P120和P130的一次迭代的图形表示。在此例子中，对第i个激励输入的编码器响应存入查找表的第i行，虽然在输入识别符和表的位置之间任何其他预定对应关系也能使用。除了图7和8中示出的方法，可能有许多其他产生适用于装置100的查找表110的方法。

    这里描述的方法和装置展示了卓越的伸缩能力。例如注意到，当k为常数而n增加时(或当(n-k)为常数而k增加时)查找表110的尺寸只是线性地增加。在那样情况，用于实现XOR门150的XOR门的树的深度应该如log2(n)那样增加。

    图9示出按本发明的另外实施例的装置200的方框图。在此装置中，作为逻辑矩阵220的输出的响应信号60能存入编码器状态寄存器340，如下所述用作在后续编码中的初始编码器状态和/或作为校验和信号30输出。

    在某些应用中，希望使用(n，k)循环码从多于k位的数据信号计算(n-k)位的校验和。在装置200的示例性应用中，要编码的数据信号分割成邻接的不重叠的k位的串，它们作为信息信号的范例顺序地输入到装置200(与更新信号40同步)。图10示出信息信号20被分割成4个k位范例20-1到20-4的数据信号50的例子。

    查找表210存储与由特定的生成多项式G(x)产生的循环码的编码器(如按图2的线路的特定实现)相关的信息。具体说来，查找表210存储具有零初始状态的编码器(即每个存储单元保持零值)的k个激励响应。第j个激励响应(其中j是从1到k的一个整数)是从移位第j个激励输入引起的编码器的状态，此输入是长度为k的串，其中只有第j位具有非零的值。

    为了考虑编码器初始状态的改变(如从信息信号20的一个范例变到下一个)，查找表210还存储编码器的(n-k)个零响应。具体说来，第q个零响应(其中q是从1到(n-k)的一个整数)是当k个零值位的串移位到具有第q个分量初始状态时导致的状态，第q个分量初始状态是长度为(n-k)的串，其中只有第q位具有非零值。

    图11示出产生查找表210的零响应部分的示例性方法的流程图。此方法包括将一个零输入到由预选多项式G(x)产生的循环码的编码器，后者具有一组预定的初始状态(注意，此方法包括在图7的流程图示出的方法，并从该流程图的任务P140继续)。如上所述，该编码器能用硬件实现(如按图2的线路的特定实施)，虽然一旦查找表210的结构完成，有可能实施本发明而不必再参照那样的编码器，因而，希望替代地至少部分编码器以软件方式实现，一旦存入查找表210的信息可用，有可能实施本发明而不必参考以硬件或软件方式的那样的编码器(如在图9的装置中所见)。

    在子任务P160，计数器值q被设成1。在子任务P170，计数器值i被增量(或，等价地设成值(k+q)。在子任务P180，通过将(n-k)值的串存入存储单元，编码器被初始化成第q个分量初始状态，其中第q个值为1，所有其他值为0。

    在子任务P190，零输入(即k个零位的串)被输入到编码器(或类似设备)。在子任务P200，编码器对此输入的响应(即表示编码器在加载了零输入之后的状态的(n-k)位的串)被存入查找表210的相应位置。经过子任务P210的测试和子任务P220的循环维持操作，重复子任务P170，P180，P190，和P200，直到对所有(n-k)个可能的分量初始状态存入零响应。

    图12是子任务P180，P190，和P200的一次迭代的图形表示。在此例中，查找表210的前k行与上述查找表110的k个行相同，而具有第q个分量初始状态的编码器的零响应被存入查找表210的第i行，虽然在输入识别符与表位置之间的任何其他预定关系也能使用。除了图7，8，11，和12中示出的方法，可能有许多其他产生适用于查找表210的激励响应和零响应的组的方法。

    图13示出逻辑矩阵220的方框图，它包括n个AND门140和一个XOR门250。如上所述，每个AND门140(r)(其中r是从1到n的一个整数)具有1位宽的控制输入和(n-k)位宽的数据输入。若到门140(r)的控制输入具有值1，则数据输入被送到输出；否则门的输出是零。

    对在矩阵220在的每个门140(s)(其中s是从1到k的一个整数)，控制输入是信息信号20的第s位，而数据输入是从查找表210获得的第s个激励响应。对矩阵220中的每个门140(t)(其中t是从(k+1)到n的一个整数)，控制输入是编码器状态信号80的第(t-k)位而数据输入是从查找表210获得的第(t-k)个零响应。

    XOR门250接收n个AND门140(r)的输出并产生(n-k)位宽的输出。当奇数个AND门140(r)的第p位具有值为1时，XOR门150的输出的第p位(其中p是从1到(n-k)的一个整数)，具有(a)值1，当偶数个AND门140(r)的第p位具有值为1时，XOR门150的输出的第p位具有(b)值0。换言之，XOR门250的输出是输入的按位的XOR，输出的第p位是输入的第p位的XOR。XOR门250的输出被存入CRC寄存器340以响应更新信号40的特定的跃迁(如上升沿和/或下降沿)。

    如上对XOR门150的讨论，在示例性实现中XOR门250能包含若干或许多具有更有限输入容量的逻辑门(如2输入的NAND门)，它们安排成完成上述逻辑功能。此外注意，类似于逻辑矩阵120的情况，在实现上述逻辑功能时，逻辑矩阵220的实际结构可以采取许多不同于图10中所示的特定形式的形式。因为查找表对如固定的G(x)，n，和k是不变的，可事先知道到AND门140(r)数据输入的某些位将是0，因而这些门的输出的对应位也将是0。在按本发明的装置的一个实施例中，通过使用如由Synopsis，Inc.(Mountain View，CA)生产的Design Compiler那样的电子设计工具，逻辑矩阵220的结构能缩减成更优化的形式(如需要更少的逻辑门来完成等价与图13中示出的逻辑操作的形式)。

    编码器状态信号80表示编码器状态寄存器340的当前状态。在一个实施例实现中，编码器状态寄存器340被初始化成存储所希望的编码器初始状态。在信息信号的第一范例20-1出现在逻辑矩阵220的适当输入处时，编码器状态寄存器340将此希望的初始状态通过编码器状态信号80的第一范例80-0提交给逻辑矩阵220的适当输入。在足以稳定逻辑矩阵220的输出(即响应信号60)的时间之后，更新信号40的指定跃迁使编码器状态寄存器340存储该输出，并将其送到逻辑矩阵220作为编码器状态信号80的第二范例80-1。

    在编码器状态信号80-1出现在逻辑矩阵220的适当输入时，信息信号20的下一个范例20-2出现在逻辑矩阵220的相应适当输入。在足以稳定响应信号60的时间之后，更新信号40的指定跃迁使状态寄存器340能存储那个信号，并将其作为编码器状态信号80的第三范例80-2送到逻辑矩阵220。此过程一直继续到信息信号20的最后范例20-x，且编码器状态信号80的范例80-(x-1)被提供到逻辑矩阵220的适当输入处。对应于这些输入的逻辑矩阵220的输出(即响应信号60)表示对原始数据信号50的希望的校验和，而且此信号作为校验信号30输出。

    对大多数应用，装置200不必要输出响应信号60的任何其他范例作为校验和信号30。但是在另外的实现中，在装置200的输出处提供寄存器和/或门(如由基于更新信号的适当定时信号控制)，以防止响应信号60的其他范例出现在校验和信号30上。

    在数据信号50中的总位数不必是k的倍数，例如，数据信号50可以插入0使达到k的倍数的长度。但注意，在那样情况在校验和信号30的最后范例上必须完成反向循环移位(移位位置的数目对应于插入0的个数)以获得等价与通过将未插入0的数据信号50移位到如图2所示的编码器而产生的结果。

    图14A示出信号流，其中信号流的每个数据信号包含宽度为k的信息信号22的一系列范例。图14B示出一个例子，说明在编码成包括校验和信号30之后如何构造此信号流。

    图15示出按本发明的又一个实施例的装置。关于编码器状态寄存器340，时钟信号70在此装置中完成类似于在图9的装置中更新信号40的功能。希望时间信号70的周期至少与在信息信号22的新范例和分级编码器状态信号85在其输入处出现之后逻辑矩阵220达到稳定所需要的最大时间一样长。

    我们开始描述在信息信号22a1到达逻辑矩阵220的输入时如图15所示的装置的示例性应用。配置流控制410(如下面所述)使得具有希望的编码器初始状态的分级编码器状态信号85与信息信号22a1一起出现在逻辑矩阵220的输入端。在允许装置200的状态稳定的足够时间之后，逻辑矩阵220的最终输出(即响应信号60)经过时钟信号70的选通被定时地进入编码器状态寄存器340(并加到编码器状态信号80)。流控制410配置成将编码器状态信号80(作为分级的编码器状态信号)送到逻辑矩阵220的输入端。

    现在信息信号22a2到达逻辑矩阵220的输入端。在足够的稳定时间后，响应信号60通过时钟信号70的另外选通定时进入编码器状态寄存器。现在希望的校验和30a(即对应于用由G(x)产生的循环码数据信号50a的编码)出现在编码器状态寄存器340的输出端，并在需要时由装置300输出。

    以类似的方式，信息信号22b1到达逻辑矩阵220的输入端，而流控制410被配置成使得分级的编码器状态信号85表示在逻辑矩阵220的另外输入端的希望的编码器初始状态。矩阵220的最终输出(即响应信号60)通过时钟信号70的选通定时地进入编码器状态寄存器340(并加到编码器80)。流控制410配置成将编码器状态信号80(作为分级编码器状态信号85)送到逻辑矩阵220的输入端。随后信息信号22b2到达逻辑矩阵220的输入端。在足够的稳定时间之后，时钟信号70确定将响应信号60定时进入编码器状态寄存器340，并从而送到寄存器340的输出端，作为希望的校验和30b的输出。在示例性应用中，数据信号和对应的校验和随后如图14B中所示那样地组装。

    定时地将初始编码器状态提供到逻辑矩阵220的输入端是由流控制块410自动完成的。如图16所示，块410可以包含多路复用器，它将分级编码器状态信号85送到逻辑矩阵220的输入(即到示出的(n-k)行，以便接收图10中的编码器状态信号80)。根据从计数器420接收的信号，多路复用器440使得分级编码器状态信号85传送编码器状态信号80或(n-k)位宽的初始编码器状态(存储在初始值寄存器430中)。

    计数器420按预定参数Z操作，其中

     Z = [ D K ] ]]>

    (即不小于D/K的最小整数)，而D是数据信号50的位长度。在图16的例子中Z＝2。在每个时钟信号周期70，计数器420被增量并每隔Z个时钟周期复位。当计数器420的计数值为0时，计数器420使多路复用器440传送从寄存器430来的初始编码器状态。其他情况，计数器420使多路复用器传送编码器状态信号80。可能有许多其他合适的安排将编码器状态信号80和初始编码器值放到分级的编码器状态信号85上。

    如图17所示，按本发明的又一个实施例的装置400能包括输入寄存器230，它接收数据信号52并输出信息信号22的k位宽的范例。输入寄存器230能以串行和/或并行方式接收单独的数据信号52的值。希望的数据信号52以足够的速度提供数据给输入寄存器230，使输入寄存器230能在每个时钟信号周期70提供信息信号22的下一范例。在示例性实现中，输入寄存器230能构造成环行队列或“环形缓冲器”。在另一个应用中，输入寄存器230能构造成双缓冲器。在对输入寄存器230的读写访问可能冲突的实例中，输入寄存器230能使用双口存储单元实现。

    已提供了所述实施例的上面说明，使本专业熟悉者能作出或使用本发明。对这些实施例的各种修改是可能的，这里提出的一般原理也能应用到其他实施例。例如，本发明能部分地或整体地以下列方式实行：作为硬件线路，作为制造在专用集成电路的线路结构，或作为加载在非易失性存储器中的固件程序，或作为以机器可读码形式存入数据存储器并从中读出的软件程序，那样的码是可由如微处理器，微控制器，或其他信号处理单元执行的指令。因此，本发明不仅限于上面示出的实施例，而是符合这里揭示的任何原理和新颖特征的最广泛的范围。