半导体集成电路及其制造方法 对相关申请的交叉引用
本申请基于在2002年7月2日递交的日本在先申请No.2002-193821，该申请的全部内容被包含于此以供参考。
【技术领域】
本发明一般涉及半导体器件，特别涉及具有平板电容器的半导体装置。
背景技术
在基本的半导体装置中存在一种DRAM(动态随机存取存储器)。通常，该DRAM包括单个晶体管和单个电容器。特别地，当DRAM使用平板电容器作为该电容器时，平板DRAM的结构被用作为一个半导体存储装置。因此，例如平板DRAM被用作为一个半导体存储装置。另外，最近人们尝试把平板DRAM用作为在高速CMOS(互补金属氧化物半导体)逻辑电路中的高速存储器SRAM的一种替代。
当包括例如的叠层电容器的多层结构电容器的DRAM可以被用于减小尺寸时，不可能避免增加热衡算(thermal budge)以及降低晶体管的性能。因此，这种叠层电容器DRAM在与高速CMOS逻辑电路相兼容方面具有缺点。另一方面，平板DRAM可以被更加容易地以比包括6个晶体管的SRAM更高的集成密度而集成。另外，由于平板DRAM中不使用多层结构电容器，因此可以减小热衡算。因此，平板DRAM可以被考虑适当地用于高速CMOS逻辑电路。
在平板电容器中，单元板极隔着形成电容器绝缘膜在一个基片上。在此，如果电压施加到单元板极，沿着该基片和电容器绝缘膜之间的边界表面导入一个反转层。在此时，被导入的反转层被用作为一个存储电极。
在这种情况中，这样一个平板电容器具有其阈值电压。为了驱动该平板电容器需要把比该阈值更高的电压施加到单元板极。
同时，当前的高速CMOS逻辑集成电路具有一个CMOS逻辑元件，其栅极长度小于0.18μm，以及对应于CMOS逻辑元件的一个栅氧化膜其厚度小于3纳米。该高速CMOS逻辑集成电路以大约1.5V的低电压工作。另一方面，CMOS逻辑集成电路还包括以3.3V的电压驱动的高电压晶体管，例如输入输出电路等等。因此，最好一个平板电容器被形成在CMOS逻辑集成电路中，而不增加制造步骤的数目；也就是说，一个平板电容器与用于在CMOS逻辑集成电路中形成CMOS逻辑元件和高电压元件地制造处理同时形成。
在包括单个平板电容器和单个传输晶体管的DRAM中，需要满足如下条件，以在该在平板电容器中累积电荷：
Vcp-(Vb1-Vth1)＞Vth2
其中Vcp是施加到平板电容器的相对电极的电压，Vb1是用于在平板电容器中写入“1”的一个电压，Vth1是传输晶体管的阈值电压，以及Vth2是用于在DRAM的基片和电容器绝缘膜之间的界面上形成反转层的一个阈值电压。从该条件可以看出，当阈值电压Vth2较小时，施加到相对电极的电压可以具有较宽的范围。结果，可以增加DRAM设计的自由度。通常，杂质元素的离子被注入到半导体的基片上，以在其中形成一个平板电容器。例如美国专利No.5,986,314公开一种采用这种离子注入的半导体制造方法。
现在将参照图1A至1D描述用于与在集成电路中提供其他MOS(金属氧化物半导体)的处理同时在一个集成电路中形成平板DRAM的上述常规处理，该平板DRAM包括一个平板电容器和一个传输晶体管。
参见图1A至1D，通过例如STI(浅沟道隔离)结构这样的元件隔离结构12，存储单元区域11A和nMOS(负金属氧化物半导体)晶体管区域11B被限定在p-Si基片11上。使用覆盖nMOS晶体管区域11B的光刻胶图案13A作为掩膜，通过用P(磷)进行离子注入在存储单元区域11A中形成一个n型阱11a。
然后，通过使用光刻胶图案13A作为掩膜用As(砷)离子进行注入。结果，可以在存储单元区域11A中形成一个n型区11b，其变为要被形成的传输晶体管的沟道掺杂区。
在图1B的处理中，形成光刻胶图案13B以覆盖在存储单元区域11A中的一个晶体管形成区。然后，通过使用光刻胶图案13B作为掩膜，例如B(硼)这样的p型杂质元被注入到存储单元区域11A和nMOS晶体管区域11B。结果，变为一个平板电容器形成区的低载流子密度的n型杂质区11c被形成在存储单元区域11A中。同时，变为要形成的nMOS晶体管区域的沟道掺杂区的p型区11d被形成在nMOS晶体管区域11B中。
在图1C中的热氧化处理中，热氧化膜14被形成在图1B中的结构上。在图1D的处理中，例如多晶硅膜这样的导电膜被淀积在热氧化膜14上。通过对该导电膜进行构图，栅电极15G1和电极15被分别形成在存储单元区域11A中的n型区11b和在p型区11c之上。同时，栅电极15G2被形成在nMOS晶体管区域11B中的p型区11d之上。在此，在栅电极15G1和15G2之下的热氧化膜14作为栅绝缘膜。
另外，如果通过使用栅电极15G1和15G2作为掩膜把离子注入到未在图1D中示出的图1D的结构以形成源区和漏区，则可以在存储单元区域11A中形成一个传输晶体管以及夹在nMOS晶体管区域11B中形成一个nMOS晶体管。
在这种半导体装置中，当把一个驱动电压施加到图1D中的电极15时，一个反转层被导入在n型区11c和热氧化膜14之间。结果，由于该反转层被用作为一个存储电极，因此可以在该存储单元区域11A形成一个平板电容器。在此，电极15作为一个单元板极，并且p型掺杂区11c作为一个存储节点。当按照这样一种方式构造的平板电容器与在存储单元区域中的MOS晶体管协作时，可以提供一个平板DRAM。
同时，如上文所述，目前的CMOS逻辑电路通常不仅仅包括以大约1.2伏的低电压驱动的高速CMOS元件，而且还包括以3.3伏的电压驱动的高电压元件，例如输入输出电路。在单个基片中使用多个源电压的半导体集成电路装置中，需要形成栅极绝缘膜，其根据源电压具有各种厚度。并且，需要根据该源电压在沟道掺杂区中使用可变的剂量。
结果，希望设计出一种用于形成具有平板电容器的半导体装置的半导体集成电路装置而不增加制造步骤的制造方法，特别是，使用多个源电压在半导体集成电路装置中的平板DRAM。但是，根据上述常规的半导体集成电路装置制造方法，不可能不增加任何附加的步骤而制造这样一种使用多个源电压的半导体集成电路。
另外，根据常规的半导体集成电路装置制造方法，作为DRAM的一部分的MOS晶体管由一个nMOS晶体管所形成。但是，由于nMOS晶体管使用电子作为载流子，因此nMOS晶体管容易受到由于辐射所导致的软错误(soft error)。为此原因，希望使用pMOS晶体管用作为在DRAM中的存储单元晶体管，因为pMOS晶体管使用具有较大的有效质量的空穴作为载流子。具体来说，pMOS晶体管的。这种特性迫切需要一个平板DRAM，因为其具有小的容量。但是，人们还没有提出可以克服上述问题的半导体制造方法。即，但是没有一种用于使用pMOS晶体管作为与使用多个源电压并且包括高速逻辑电路的半导体集成电路装置相集成的存储单元晶体管而形成平板DRAM的半导体制造方法，而不需要任何额外的处理步骤。
【发明内容】
本发明的一个目的是提供一种消除上述问题的新的和有用的半导体装置制造方法以及由它所制造的半导体装置。
本发明的一个更加具体的目的是提供一种半导体装置制造方法，其可以在例如逻辑集成电路装置这样的使用多个源电压的半导体集成电路装置的制造处理中形成一个包含逻辑元件的平板DRAM或者包含其他电容器的半导体元件，而没有任何附加的处理，以及提供由该方法所制造的半导体装置。
为了实现上述目的，根据本发明的一个方面在此提供一种半导体集成电路装置，其中包括：基片；形成在该基片上的第一元件区，该第一元件区具有第一导电型；形成在该基片上的第二元件区，该第二元件区具有第二导电型；形成在该基片上的第三元件区，该第三元件区具有第二导电型；形成在第一元件区的晶体管区上的第一MOS晶体管，该第一MOS晶体管具有第二导电型沟道；形成在第一元件区的电容器区中的电容器；形成在第二元件区上的第二MOS晶体管，该第二MOS晶体管具有第一膜厚的第一栅极绝缘膜以及第一导电型沟道；以及形成在第三元件区上第三MOS晶体管，该第三MOS晶体管具有比第一膜厚更大的第二膜厚的第二栅绝缘膜以及第一导电型沟道，其中第三MOS晶体管具有通过使用第二导电型杂质元素按照第一剖面分布(profile)进行沟道掺杂的一个沟道区，该第二MOS晶体管具有通过使用第二导电型杂质元素按照作为一个较高密度剖面分布的第二剖面分布进行沟道掺杂的沟道区，并且按照基本上等于第三MOS晶体管的沟道掺杂减去第二MOS晶体管的沟道掺杂所获得的剖面分布把第二导电型杂质元素导入在第一元件区中的电容器区中，以形成作为电容器的下电极的一个扩散区。
在上述半导体集成电路装置中，该扩散区可以具有第一导电型，并且该扩散区的载流子密度可以低于第一元件区载流子密度。
在上述半导体集成电路装置中，第二元件区可以包括具有第一膜厚的栅绝缘膜的第四MOS晶体管以及第一导电型沟道，并且该第三元件区可以包括具有第二膜厚的栅绝缘膜的第五MOS晶体管以及第一导电型沟道。
另外，根据本发明另一个方面在此提供一种半导体集成电路装置，其中包括：基片；形成在该基片上的第一元件区，该第一元件区具有第一导电型；在该基片上的第二元件区，该第二元件区具有第一导电型；在该基片上的第三元件区，该第三元件区具有第一导电型；形成在该第一元件区的晶体管区上的第一MOS晶体管，该第一MOS晶体管具有第二导电型沟道；形成在该第一元件区的电容器区中的电容器；形成在该第二元件区上的第二MOS晶体管，该第二MOS晶体管具有第一膜厚的第一栅绝缘膜以及第二导电型沟道区；形成在第三元件区上的第三MOS晶体管，该第三MOS晶体管具有大于第一膜厚的第二膜厚的第二栅绝缘膜以及第二导电型沟道，其中第三MOS晶体管具有通过使用第一导电型杂质元素按照第一剖面分布进行沟道掺杂的一个沟道区，该第二MOS晶体管具有通过使用第一导电型杂质元素按照作为一个较高密度剖面分布的第二剖面分布进行沟道掺杂的沟道区，并且按照基本上等于第三MOS晶体管的沟道掺杂的剖面分布把第一导电型杂质元素导入在第一元件区中的电容器区中，以形成作为电容器的下电极的一个扩散区。
在上述半导体集成电路装置中，第一MOS晶体管可以是一个p沟道MOS晶体管。
在上述半导体集成电路装置中，该电容器可以包括一个电容器绝缘膜，以覆盖电容器区以及形成在电容器绝缘膜上的电容器电极，该电容器绝缘膜可以具有基本上等于第一栅绝缘膜的第一薄膜厚度的薄膜厚度。
在上述半导体集成电路装置中，作为电容器的下电极的扩散区可以具有第一导电型，并且扩散区的载流子密度可以低于第一MOS晶体管的沟道区的载流子密度。
在上述半导体集成电路装置中，第一MOS晶体管和该电容器可以构成一个DRAM。
另外，根据本发明的另一个方面在此提供一种制造半导体集成电路装置的制造方法，该装置包括：基片；形成在该基片上的第一元件区，该第一元件区具有第一导电型；形成在该基片上的第二元件区，该第二元件区具有第二导电型；形成在该基片上的第三元件区，该第三元件区具有第二导电型；形成在该第一元件区的晶体管区上的第一MOS晶体管，该第一MOS晶体管具有第二导电型沟道；形成在该第一元件区的电容器区中的电容器；形成在该第二元件区上的第二MOS晶体管，该第二MOS晶体管具有第一膜厚的第一栅绝缘膜以及第一导电型沟道区；形成在第三元件区上的第三MOS晶体管，该第三MOS晶体管具有大于第一膜厚的第二膜厚的第二栅绝缘膜以及第一导电型沟道，该制造方法包括如下步骤：有选择地把第二导电型杂质元素导入在第二元件区和第三元件区中，并且对第三MOS晶体管的沟道区进行沟道掺杂；把第二导电型的杂质元素导入在第一元件区和第二元件区中的电容器区中，并且对在第二元件区中的第二MOS晶体管的沟道区以及作为对应于在第一元件区中的电容器区的电容器的下电极的一个扩散区进行沟道掺杂；以及形成在第一元件区的晶体管区中的第一MOS晶体管、在第二元件区中的第二MOS晶体管、以及在第三元件区中的第三MOS晶体管，其中形成第二MOS晶体管的步骤包括形成第一膜厚的第一栅绝缘膜的步骤，形成第三MOS晶体管的步骤包括形成第二膜厚的第二栅绝缘膜的步骤，在第一元件区中形成作为电容器区中的下电极的扩散区的步骤与对第二元件区中的第二MOS晶体管的沟道区进行沟道掺杂在步骤同时执行，并且与对第三MOS晶体管的沟道区执行沟道掺杂的步骤同时地执行把第二导电型杂质元素导入在第二元件区中。
另外，上述制造方法进一步包括在第一元件区中的导入第一导电型杂质元素的步骤，使得在形成第一至第三MOS晶体管的步骤之前，在对第二MOS晶体管的沟道区执行沟道掺杂的步骤之后不把第一导电型杂质元素导入在电容器中。
在上述制造方法中，该基片可以进一步包含具有第一导电型的第四元件区，以及第一导电型杂质元素可以进一步与在第一元件区中导入第一导电型杂质元素的步骤同时导入到第四元件区中。
在上述制造方法中，该基片进一步包含具有第一导电型的第五元件区，并且在对第三MOS晶体管的沟道区进行沟道掺杂的步骤之前，第一导电型杂质元素可以导入在第一、第四和第五元件区中。
另外，根据本发明另一个方面，在此提供一种半导体集成电路装置的制造方法，该装置包括：基片；在该基片上的第一元件区，该第一元件区具有第一导电型；在该基片上的第二元件区，该第二元件区具有第一导电型；在该基片上的第三元件区，该第三元件区具有第一导电型；在第一元件区的晶体管区中的第一MOS晶体管，该第一MOS晶体管具有第一导电型沟道；形成在第一元件区的电容器区中的电容器；形成在第二元件区中的第二MOS晶体管，该第二MOS晶体管具有第一膜厚的第一栅绝缘膜以及第二导电型沟道；形成在第三元件区中的第三MOS晶体管，该第三MOS晶体管具有比第一膜厚更大的第二膜厚的第二栅绝缘膜以及第二导电型沟道区，该制造方法包括如下步骤：把第一导电型杂质元素导入在第一、第二和第三元件区中，在第一元件区中形成一个扩散区，其作为电容器的下电极，并且对第三元件区中的第三MOS晶体管的沟道区进行沟道掺杂，该沟道区具有第一导电型；把第一导电型杂质元素导入在第一元件区和第二元件区的晶体管区中，并且对该晶体管区中的第一MOS晶体管以及在第二元件区中的第二MOS晶体管的沟道区进行沟道掺杂；以及形成在第一元件区的晶体管区中的第一MOS晶体管、在电容器区中的电容器、在第二元件区中的第二MOS晶体管、以及在第三元件区中的第三MOS晶体管，其中形成第二MOS晶体管的步骤包括形成第一膜厚的第一栅绝缘膜的步骤，所形成第三MOS晶体管的步骤包括形成第二膜厚的第二栅绝缘膜的步骤，在第一元件区中形成扩散区的步骤与对第三元件区中的第三MOS晶体管的沟道区进行沟道掺杂的步骤同时地执行，以及对第一元件区中的第一MOS晶体管的沟道区进行沟道掺杂的步骤与对在第二元件区中的第二MOS晶体管的沟道区进行沟道掺杂的步骤同时地执行。
另外，根据本发明另一个方面在此提供一种半导体集成电路装置制造方法，该装置包括：基片；形成在该基片上的第一元件区，该第一元件区具有第一导电型；形成在该基片上的第二元件区，该第二元件区具有第二导电型；形成在该基片上的第三元件区，该第三元件区具有第二导电型；形成在该基片上的第四元件区，该第四元件区具有第一导电型；形成在该基片上的第五元件区，该第五元件区具有第一导电型；在第一元件区的晶体管区中的第一MOS晶体管，该第一MOS晶体管具有第二导电型沟道；形成在第一元件区的电容器区中的电容器；形成在第二元件区中的第二MOS晶体管，该第二MOS晶体管具有第一膜厚的第一栅绝缘膜以及第二导电型沟道；形成在第三元件区中的第三MOS晶体管，该第三MOS晶体管具有比第一膜厚更大的第二膜厚的第二栅绝缘膜以及第一导电型沟道区；形成在第四元件区中的第四MOS晶体管，该第四MOS晶体管具有第三膜厚的第三栅绝缘膜以及第二导电型沟道；形成在第五元件区中的第五MOS晶体管，该第五MOS晶体管具有比第三膜厚更大的第四膜厚的第四栅绝缘膜以及第二导电型沟道，该制造方法包括如下步骤：把第一导电型杂质元素有选择地导入在第一、第四和第五元件区中，并且形成一个扩散区，其作为在第一元件区的电容器区中的电容器的下电极，并且对第五元件区中的第五MOS晶体管的沟道区进行沟道掺杂，该沟道区具有第一导电型；把第二导电型杂质元素有选择地导入在第二元件区和第三元件区的晶体管区中，并且对该第三MOS晶体管的沟道区进行沟道掺杂；把第一导电型杂质元素有选择地导入在第一元件区和第二元件区中的电容器区中，并且对对应于在第一元件区中的电容器区的作为电容器的下电极的扩散区以及对第二元件区中的第二MOS晶体管的沟道区进行沟道掺杂；把第一导电型杂质元素导入在第一元件区和第四元件区的晶体管区中，并且对晶体管区中的第一MOS晶体管的沟道区以及第四元件区中的第四的沟道区进行沟道掺杂；以及形成在第一元件区中的晶体管区的第一MOS晶体管、在电容器区中的电容器、在第二元件区中的第二MOS晶体管、在第三元件区中的第三MOS晶体管、在第四元件区中的第四MOS晶体管、以及在第五元件区中的第五MOS晶体管，其中形成第二MOS晶体管的步骤包括形成第一膜厚的第一栅绝缘膜的步骤，形成第三MOS晶体管的步骤包括形成第二膜厚的第二栅绝缘膜的步骤，形成第四MOS晶体管的步骤包括形成第一膜厚的第三栅绝缘膜的步骤，形成第五MOS晶体管的步骤包括形成第二膜厚的第五栅绝缘膜的步骤，以及在第一元件区中形成作为电容器的下电极的扩散区的步骤与对在第四元件区中的第四MOS晶体管的沟道区进行沟道掺杂的步骤同时地执行。
根据上述发明，与用于第二MOS晶体管的沟道掺杂处理或用于第三MOS晶体管的沟道掺杂处理同时地在第一元件区中形成扩散区。结果，可以在使用多个源电压的半导体集成电路装置中形成电容器，若不增加处理步骤。另外，由于该半导体集成电路装置具有膜厚互不相同的栅绝缘膜，因是通过对该电容器进行离子注入而控制驱动电压互不相同的第二和第三MOS晶体管的阈值电压时，因此，可以简化该半导体集成电路装置的制造工艺。
具体来说，当在低电压MOS晶体管和高电压晶体管区中调节轻掺杂和沟道掺杂时，可以改变该电容器的阈值电压而不需要任何附加的处理。
从下文结合附图的详细描述中，本发明的其他目的、特点和优点将变得更加清楚。
【附图说明】
图1A至1D为用于说明具有平板电容器的半导体集成电路的常规制造工艺的示意图；
图2A至2E为用于说明根据本发明第一实施例的半导体集成电路装置制造方法的示意图；
图3为根据第一实施例的半导体集成电路装置制造方法所制造的具有平板电容器的DRAM的等效电路图；
图4A至4E为用于说明根据本发明第二实施例的半导体集成电路装置的制造方法的示意图；以及
图5A至5G为用于说明根据本发明第三实施例的半导体集成电路装置的制造方法的示意图。
【发明内容】
在下文中将参照附图说明本发明的实施例。
现在将参照图2A至2E说明根据本发明第一实施例的半导体集成电路装置。
图2A至2E示出根据第一实施例的半导体集成电路装置的制造方法。
参见图2A至2E，通过例如STI结构这样的元件分离结构22在p型硅基片21上确定元件区21A至21C。该元件区21A具有一个n型阱21a。
在图2A的处理中，光刻胶图案R1覆盖具有n型阱21a的元件区21A。当通过使用光刻胶图案R1作为掩膜以300keV的加速电压用3×1012个离子/cm2的剂量把例如硼这样的p型杂质元素被注入到元件区21A至21C时，可以在元件区21B和21C中形成p型阱21b。结果，当把p型杂质元素以50keV的加速电压以3×1012个离子/cm2的剂量注入时，可以在元件区21C的p型阱21b中的基片表面附近形成具有预定杂质密度p型区21d。如下文所述，耐高压nMOS晶体管要被形成在p型区21d中。
与此同时，具有与p型区21d相同杂质密度的p型区21c被形成在要形成低电压驱动nMOS晶体管的元件区21B中。
在图2B的处理中，光刻胶图案R2覆盖元件区21C。当使用光刻胶图案R2作为掩膜以30keV的加速电压用1×1013个离子/cm2的剂量把例如硼这样的p型杂质元素注入时，可以对要形成在元件区21B中的nMOS晶体管的沟道区进行掺杂。结果，可以在元件区21B中形成具有比元件区21C中的p型区21d杂质密度更高的预定杂质密度的p型区21e。
另外，在图2B的处理中，光刻胶图案R2覆盖存储单元区域21A的一部分，以暴露其他部分。相应地，上述掺杂的硼离子还被注入到存储单元区域21A的暴露部分。在该处理中，当按照基本上与p型区21e相同的剖面分布把硼离子注入到存储单元区域21A中的n型阱21a，可以在存储单元区域21A中优选地形成具有减小的载流子密度的n型扩散区21f。在此，扩散区21f可以是一个具有低载流子密度的n型区。
在图2C的处理中，光刻胶图案R2被除去。然后，氧化膜23A至23C被分别形成在元件区21A至21C中上。在该形成处理中，该氧化膜23A和23B被同时形成以具有相同的薄膜厚度。另一方面，氧化膜23C被形成为具有比其他薄膜更大的薄膜厚度。为了形成这种厚度互不相同的氧化膜，例如厚的氧化膜被同时形成在元件区21A至21C上。然后，在光刻胶掩膜覆盖在元件区21C上的氧化膜23C的状态中从元件区21A和21B除去氧化膜。在此之后，从元件区21C除去光刻胶掩模，并且对所获得的基片执行氧化处理。结果，可以使氧化膜23A和23B比氧化膜23C更薄。按照这种方式，可以同时形成具有基本上相等厚度的氧化膜21A和21B，其厚度比氧化膜21C的厚度更薄。
在图2D的处理中，栅电极24A至24C被分别隔着绝缘膜23A和23C形成在元件区21A至21C之上。另外，电极24D隔着绝缘膜23A形成在扩散区21f之上。在此，电极24D、绝缘膜23A和扩散区21f构成一个平板电容器。
在图2E的处理中，通过使用栅极24A和24D作为掩膜p型杂质元素的离子被注入到图2D的元件区21A中。然后，p型源区24As和p型漏区24Ad被形成在元件区21A中。即，可以在元件区21A中形成一个pMOS晶体管，其中包含栅电极24A、p型源区24As和p型漏区24Ad。在此，由于p型漏区24Ad延伸到的扩散区21f，因此pMOS晶体管通过漏区24Ad和扩散区21f延伸到平板电容器。因此，可以获得一个平板DRAM，其中包括pMOS晶体管和平板电容器。
图3示出按照上述方式在元件区21A中形成平板DRAM的等效电路图。
参见图3，平板DRAM的pMOS晶体管连接到在源区24As具有负电势的位线BL，并且在单元板极24D处接地。
在这种结构中，包括通孔的反转层形成在绝缘膜23A和n型扩散区21f自己间的连接表面上的作为一个存储节点的n型扩散区21f中。结果，可以形成包括扩散区21f、单元板极24D和绝缘膜23A的有效平面电容器。
在DRAM中，在图2B的处理中，不仅仅n型杂质元素的离子而且p型杂质元素的离子都被注入到在绝缘膜23A之下的扩散区21f中。结果，可以通过把较低的阈值电压施加到电极24D，形成在扩散区21f和绝缘膜23A之间的边界表面上的反转层。结果，可以通过施加一个微小的电压而形成该反转层。
在图2E的处理中，由于As或P离子被进一步注入到元件区21B和21C，因此可以在p型沟道扩散区21e的栅电极24B的相反侧面获得n型源区24Bs和n型漏区24Bd，以及在p型沟道扩散区21d中的栅电极24C的相反侧面获得n型源区24Cs和n型漏区24Cd。在此时，可以根据一种常规技术形成LDD(轻微掺杂沟道)区。在这种情况中，可以形成一个n沟道MOS晶体管，其包括在元件区21B中的DRAM的外围电路或高速逻辑元件。另一方面，可以在元件区21C中形成耐高压n沟道MOS晶体管，即，由高源电压所驱动的n沟道MOS晶体管。
根据第一实施例的半导体集成电路装置制造方法，在元件区21B中的平板电容器和MOS晶体管的阈值电压可以被同时控制，如图2B中所示。结果，可以最佳地控制用于在元件区21A至21C中的各个MOS晶体管的阈值。
对于根据第一实施例的半导体集成电路装置制造方法，尽管上文描述关于DRAM存储单元晶体管是一个p沟道MOS晶体管的情况，但是该DRAM存储单元晶体管可以是一个n沟道MOS晶体管。在这种情况中，通过用相反导电型的离子进行注入可以在元件区21B和21C中形成p沟道MOS晶体管。
下面参照的图4A至4E描述根据本发明第二实施例的半导体集成电路装置制造方法。
图4A至4E示出根据第二实施例的半导体集成电路装置的制造方法。
参见图4A至4E，通过使用例如STI结构这样的元件隔离结构32，在p型硅基片上限定元件区31A至31C。在图4A的处理中，使用500keV的加速电压用3×1012个离子/cm2的剂量把P离子均匀地注入到元件区31A至31C中。结果，n型阱31a被形成在每个元件区31A至31C中。然后，当离子被均匀地注入到元件区31A至31C中时，例如以150keV的加速电压用5×1012个离子/cm2的剂量。结果，可以在元件区31A至31C中在n型阱31a中的基片31的表面附近形成具有预定杂质密度的n型区31b。如上文所述，耐高压nMOS晶体管也被形成在n型区31b中。
在图4B的处理中，提供光刻胶图案R3以保护元件区31A和31C。然后以50keV的加速电压以2×10个离子/cm2的剂量注入离子。结果，可以在元件区31B中在n型区31b的表面附近获得一个n型区31c，其变为要形成在元件区31B在的pMOS晶体管的沟道区。即，在该处理中，可以在要元件区31B中的n型区31b的表面附近获得一个n型区31c，其变为要形成在元件区31B中的沟道区pMOS晶体管的沟道区。即，在该处理中，可以对要形成在该元件区31B中的pMOS晶体管的沟道区进行掺杂。
与此同时，元件区31A的一部分被暴露，如图4B中所示。在此，As离子也被按照与上述As离子注入处理相同的密度和剖面分布注入到该暴露部分中。结果，可以形成一个n型区31d，其载流子密度大于在对应于要被形成的pMOS晶体管的沟道区的元件区31A中的n型区31b。在此，n型区31d具有与元件区31B中的n型区31c相同的载流子密度。
在图4C中，光刻胶图案R3被从元件区31A和31C上除去。另外，作为绝缘膜的氧化膜33A至33C分别形成在元件区31A至31C之上。在该处理中，氧化膜33A和33B被同时形成以具有基本相同的薄膜厚度定义。另一方面，该氧化膜33C被形成为具有比其他薄膜更大的厚度。
在图4D的处理中，栅电极34A至34C分别隔着绝缘膜33A至33C形成在元件区31A至31C之上。另外，电容器电极34D隔着绝缘膜33A形成在元件区31A的扩散区31b上。在此，电容器电极34D、绝缘膜33A和扩散区31b构成一个平板电容器。
在图4E的处理中，通过使用栅电极34A和电容器电极34D作为掩膜把p型杂质元素的离子被注入到图4D的元件区31A。结果，可以在元件区31A中形成p型源区34As和p型漏区34Ad。即，可以获得一个pMOS晶体管，其包括在元件区31A中的栅电极34A、p型源区34As和p型漏区34Ad。在此，由于p型漏区34Ad延伸到扩散区31b，并且pMOS晶体管通过漏区34Ad和扩散区31b电连接到平板电容器。结果，可以获得一个平板DRAM，其包括pMOS晶体管和平板电容器。
另外，在图4E的处理中，如果硼离子被注入到元件区31B和31C，则可以在元件区31B的n型沟道掺杂区31b中的栅电极34B的相反侧形成p型源区34Bs和p型漏区34Bd，以及在元件区31C的n型沟道掺杂区31c的相反侧形成p型源区34Cs和p型漏区34Cd。在此时，可以根据现有技术形成一个LDD。在这种情况中，可以在该第一元件区31B中提供一个包含DRAM的外围电路或高速逻辑元件的p沟道MOS晶体管。另一方面，可以在元件区31C中提供一个耐高压p沟道MOS晶体管，即由高源电压所驱动的p沟道MOS晶体管。
根据上述平板DRAM，在电容器绝缘膜33A之下的扩散区31b具有与在元件区31C中的n型沟道扩散区31b相同的载流子密度。结果，可以我班一个微小的电压施加到电极34D而在扩散区31b和绝缘膜33A之间的边界表面上形成一个反转层。
在根据第二实施例的半导体集成电路装置制造方法中，在图4A的处理中同时控制在元件区31A中的平板电容器和耐高压pMOS晶体管的阈值。并且，当在元件区31B中的低电压p沟道MOS晶体管的阈值被在图4B的处理中控制时，可以同时控制作为元件区31A的一部分的在元件区31A中的p沟道MOS晶体管的阈值。结果，可以最佳地控制在元件区34A至34C中的MOS晶体管的阈值。
在根据第二实施例的半导体集成电路装置中，由于在元件区31A中的pMOS晶体管可以被类似于第一实施例用作为DRAM存储单元晶体管的MOS晶体管，因此可以提供对软错误具有较高的容错性的半导体集成电路装置。
下面将参照图5A至5G描述根据本发明第三实施例的半导体集成电路装置的制造方法。
图5A至5G示出根据第三实施例的半导体集成电路装置的制造方法。
参见图5A至5G，通过例如STI结构这样的一个元件分离结构42在p型硅基片上确定一个存储单元区41A、要形成作为CMOS逻辑元件的一部分的nMOS晶体管的元件区41B、要形成耐高压nMOS晶体管的的元件区41C、要形成作为CMOS逻辑元件的另一部分的pMOS晶体管的元件区41D11要形成在耐高压pMOS晶体管的元件区41E。
在图5A的处理中，一个光刻胶图案R4覆盖元件区41B和41C。为了形成一个n型阱41a，使用光刻胶图案R4作为掩膜以500keV的加速电压用3×1012个离子/cm2的剂量把硼离子例如注入到元件区41A、41D和41E。
另外，使用光刻胶图案R4作为掩膜以150keV的加速电压用5×1012个离子/cm2的剂量把砷离子例如注入到元件区41A、41D和41E，以在元件区41E的n型阱41a中对要在元件区41E中形成的pMOS耐高压晶体管进行沟道掺杂。结果，可以在元件区41E中的n型阱41a的表面附近形成n型掺杂区41b。同时，可以分别在元件区41A和41D的n型阱41a的表面附近形成具有相同密度的n型沟道掺杂区41b。
在图5B的处理中，光刻胶图案R5覆盖元件区41A、41D和41E。为了在元件区41B和41C中形成p型阱41e，例如通过使用光刻胶图案R5作为掩膜以300keV的加速电压用3×1012个离子/cm2的剂量注入硼离子。
然后，为了对元件区41C的p型阱41e中的nMOS耐高压晶体管进行沟道掺杂，使用光刻胶图案R5作为掩膜以50keV的加速电压用3×1012个离子/cm2的剂量注入硼离子。结果，可以在元件区41C的p型阱41e的表面附近形成一个p型沟道掺杂区41f。同时，可以在元件区41B中的p型阱41e的表面附近形成具有相同密度的p型区41g。
在图5C的处理中，光刻胶图案R6覆盖元件区41A、41D和41E。为了在元件区41B的p型阱41g中对要在元件区41B中形成的nMOS晶体管进行沟道掺杂，例如使用光刻胶图案R6作为掩膜以30keV的加速电压用1×1013个离子/cm2的剂量把硼离子注入到元件区41A、41D和41E。结果，可以在元件区41B中的p型阱41g的表面附近形成p型沟道掺杂区41h。
在该处理中，光刻胶图案R6还覆盖在元件区41A中的晶体管区，以暴露电容器区。在此，如果与上述沟道掺杂处理同时根据相同的密度和剖面分布把硼离子注入到在元件区中的电容器区中，可以在一部分n型区41c中形成n型扩散区或p型扩散区41i。
在图5D中，光刻胶图案R7覆盖元件区41B、41C和41E以及在该元件区41A中的扩散区41i。为了在元件区41D的n型阱41d中对pMOS晶体管进行沟道掺杂，例如使用光刻胶图案R7作为掩膜以150keV的加速电压用2×1013个离子/cm2的剂量注入砷离子。与此同时，根据相同的密度和剖面分布对在元件区41A的晶体管区中的pMOS晶体管进行沟道掺杂。结果，可以分别在元件区41D和41A中的n型阱41d和41c的表面附近形成n型沟道掺杂区41j和41c。
在该处理中，如果采用不同的掩膜对元件区41D和41A执行离子注入，则可以获得阈值特性互不相同的pMOS晶体管。
在图5E的处理中，分别在元件区41C和41E中形成厚度例如为6纳米的氧化硅膜43C和43E。另外，厚度例如为3纳米的较薄氧化硅膜厚43A、43B和43D分别形成在元件区43A、43B和43D中。为了形成薄膜厚度互不相同的这种氧化膜，例如通过对元件区41A至41E进行热氧化处理而形成具有6纳米的厚度的的氧化硅膜厚。然后，从元件区41A、41B和41D数据氧化硅膜。然后，通过热氧化处理形成具有3纳米厚度的氧化膜。按照这种方式，可以获得具有不同薄膜厚度的氧化膜。
另外，一个多晶硅膜被在淀积在所获得的结构上，使得该薄膜的厚度为200纳米。如果该多晶硅膜被构图，则可以分别在元件区41A至41E中形成栅电极44A至44E。与此同时，作为一个单元极板的电极44F隔着氧化硅膜43A形成在该扩散区41i上。
在图5F的处理中，通过使用栅电极44B和44C作为掩膜以15keV的加速电压和1×1014个离子/cm2的剂量把磷离子注入到元件区41B和41C。结果，可以在元件区41B的p型沟道扩散区41h的栅电极44B的相反侧面形成n型源延伸区45Bs和n型漏延伸区45Bd，以及在元件区41C的p型沟道扩散区41f中的栅电极44C的相反侧面形成n型源延伸区45Cs和n型漏延伸区45Cd。
另外，通过使用栅电极44A、44D和44E作为掩膜以20keV的加速电压和1×1014个离子/cm2的剂量把氟化硼(BF2)离子注入到元件区41A、41D和41E。结果，可以在元件区41A的n型沟道扩散区41k的栅电极44A的相反侧面形成p型源延伸区45As和p型漏延伸区45Ad，在元件区41D的n型沟道扩散区41j中的栅电极44D的相反侧面形成p型源延伸区45Ds和p型漏延伸区45Dd，以及在元件区41E的n型沟道扩散区41b中的栅电极44E的相反侧面形成p型源延伸区45Es和p型漏延伸区45Ed。
另外，根据现有技术在每个栅电极44A至44E中形成侧壁绝缘膜47，然后通过使用栅电极44B和44C作为掩膜以15keV的加速电压和1×1015个离子/cm2的剂量把P离子注入到元件区41B和41C。结果，可以在元件区41B的p型沟道扩散区41h的栅电极44B的相反侧面形成n+型源区46BS和n+型漏区46BD，以及在元件区41C的p型沟道扩散区41f中的栅电极44C的相反侧面形成n+型源区46CS和n+型漏延伸区46CD。
另外，通过使用栅电极44A、44D和44E以及侧壁绝缘膜47作为掩膜以15keV的加速电压1×1015个离子/cm2把B离子注入到元件区41A、41D和41E。结果，可以在元件区41A的n型沟道扩散区41k的栅电极44A的相反侧面形成p+型源区46AS和p+型漏区46AD，在元件区41D的n型沟道扩散区41j中的栅电极44D的相反侧面形成p+型源延伸区46DS和p+型漏延伸区46DD，以及在元件区41E的n型沟道扩散区41b中的栅电极44E的相反侧面形成p+型源区46ES和p+型漏区46ED。
另外，把所获得的结构例如在1000℃的温度下进行10秒钟的热处理，以激活注入的杂质元素。
在图5G的处理中，CoSi膜被溅射到图5F中的基片上，使得该薄膜厚度为30纳米。然后，如果CoSi被在500℃的温度下进行30秒钟的热处理，则未在图5G中示出的一个低电阻硅化物膜被形成在栅电极44A至44E、源区46AS至46ES以及漏区46AD至46ED的每个区域上。
然后，在除去没有被硅化的剩余CoSi膜之后，根据等离子体CVD(化学汽相淀积)方法把例如二氧化硅这样的层间绝缘膜48形成在上述结构上，使得该薄膜厚度例如变为1μm。
另外，在该层间绝缘膜48中形成一个接触孔，以暴露在元件区41A中的源区46AS，然后在该接触孔所形成一个位线接头。与此同时，对每个元件区41B至41E形成对应于其他漏区和源区的导电插塞49。如果位线BL和布线图案50被提供在层间绝缘膜48之上，则可以获得所需的半导体集成电路装置。
这种半导体集成电路装置在一个高速逻辑电路部分中包括一个CMOS元件，其包括在元件区41B中的nMOS晶体管以及在元件区41D中的pMOS晶体管。
在根据第三实施例的半导体集成电路装置中，通过对扩散区41i进行离子注入，用于在元件区41A中的平板电容器的阈值电压被减小，可以从一个较宽的电压范围中选择施加到单元板极44F的驱动电压，以获得所需的电容器性能。并且，在具有由低电压所驱动的薄棚极膜的p沟道MOS晶体管或n沟道MOS晶体管中最佳地控制该阈值。另外，在具有由高电压所驱动的厚栅极膜的p沟道MOS晶体管或n沟道MOS晶体管中最佳地控制该阈值。
在此，在上述制造方法中可以控制该阈值而不需要任何附加的处理。
本发明不限于在此公开的实施例，并且可以作出各种改变和变形，不脱离本发明的范围。