提高抗软错误性的半导体存储器 [技术领域]
本发明涉及半导体存储器，更具体地说，涉及静态型半导体存储器的存储单元结构。
[背景技术]
作为用于静态型随机存取存储器(SRAM)的存储单元(以下称为「SRAM存储单元」)，已知负载晶体管用P型MOS晶体管构成、驱动晶体管用N型MOS晶体管构成、存取晶体管用N型MOS晶体管构成的所谓具有「CMOS结构」的SRAM存储单元。
图11是示出现有的技术的CMOS结构的SRAM存储单元的结构地电路图。
参照图11，现有的SRAM存储单元100具有：连接在供给电源电位VDD的电源节点110与存储节点NS之间的P型MOS晶体管PT1，以及连接在供给接地电位GND的接地节点115与存储节点NS之间的N型MOS晶体管NT1。晶体管PT1及NT1的各栅与共同的栅布线GL1电耦合，构成1个倒相器。
SRAM存储单元100还具有：连接在电源节点110与存储节点/NS之间的P型MOS晶体管PT2，以及连接在存储节点/NS与接地节点115之间的N型MOS晶体管NT2。晶体管PT2及NT2的各栅与共同的栅布线GL2电耦合，形成1个倒相器。
存储节点NS与栅布线GL2连接，存储节点/NS与栅布线GL1连接。由这样交叉耦合的2个倒相器将存储节点NS及/NS的电位设定在互补的电平，即VDD电平(以下称为「H电平」)或者GND电平(以下称为「L电平」)的各一方上。
SRAM存储单元100还具有分别连接在互补的位线BL及/BL与存储节点NS及/NS之间的N型MOS晶体管AT1及AT2。与晶体管AT1的栅连接的栅布线GLa1和与晶体管AT2的栅连接的栅布线GLa2与共同的字线WL连接。
这样，就能够实现将P型MOS晶体管PT1及PT2作为负载晶体管、将N型MOS晶体管NT1及NT2作为驱动晶体管、将N型MOS晶体管AT1及AT2作为存取晶体管使用的SRAM存储单元。即，在字线WL的激活(H电平)期间，分别通过互补的位线BL、/BL向图11所示的SRAM存储单元实行向存储节点NS及/NS的数据写入或者数据读出。在字线WL的非激活(L电平)期间，由交叉耦合的2个倒相器稳定地保持向存储节点NS及/NS暂时写入了的数据。
此外，以下也将P型MOS晶体管PT1、PT2称为负载晶体管PT1、PT2，将N型MOS晶体管NT1、NT2称为驱动晶体管NT1、NT2，将N型MOS晶体管AT1、AT2称为存取晶体管AT1、AT2。
图12是图11所示的SRAM存储单元的平面布局图的一个例子。这里，在图12中表示了直到第1金属布线层为止的布局图，省略了在此以上的布线层的布局图的记述。
参照图12，在半导体衬底上形成p型阱121、121#及n型阱125。在p型阱121上设置N型MOS晶体管的驱动晶体管NT1及存取晶体管AT1，在n型阱125上设置负载晶体管PT1及PT2。存取晶体管AT2及驱动晶体管NT2设置在与p型阱121隔离的p型阱121#上。
即，在p型阱121上形成分别与驱动晶体管NT1及存取晶体管AT1对应的扩散层区，在n型阱125上形成与负载晶体管PT1及PT2对应的扩散层区，在p型阱121#上形成分别与存取晶体管AT2及驱动晶体管NT2对应的扩散层区。
电源节点110、接地节点115、字线WL、位线BL、/BL及存储节点NS及/NS例如设置在第1金属布线层上。
进而，例如使用多晶硅层形成栅布线GL1、GL2及GLa1及GLa2。在第1金属布线层、扩散层区与栅布线层之间适当地设置为了实现图11所示的连接关系的触点120。
例如，当着眼于驱动晶体管NT1时，与驱动晶体管NT1对应的扩散层区中的源对应部分通过触点120a与接地节点115电耦合。此外，该扩散层区中的漏对应部分通过触点120a与存储节点NS电耦合。存储节点NS借助于触点120a也与存取晶体管AT1的扩散层区电耦合。
分别与存取晶体管AT1及AT2对应的栅布线GLa1及GLa2通过触点120a与在第1金属布线层上形成的字线WL电耦合。栅布线6L1被延伸设置使得能与驱动晶体管NT1及负载晶体管PT1的各栅耦合，在n型阱125的上部区中，通过触点120b与存储节点/NS电耦合。触点120b作为能够同时连接栅、扩散层及第1金属布线层的触点(「公用触点」)而被设置。同样地，栅布线GL2被延伸设置使得能够与驱动晶体管NT2及负载晶体管PT2的各栅耦合，在n型阱125的上部区中，通过触点120b与存储节点NS电耦合。一般地说，这样的栅布线GL1、GL2、GLa1、GLa2具有在多晶硅层上形成了作为薄的硅化金属膜(例如：硅化钴等)的硅化物膜的硅化物结构。由此，可谋求栅布线GL1、GL2、GLa1、GLa2的低电阻化。
但是，随着近年来的半导体微细技术的进步，SRAM存储单元的微细化也同样地在进展中，由外在因素引起的数据改变(存储数据的反转)成为问题。作为外在因素之一，可以举出由包含在封装内的微量的放射性物质发射的α线引起的的所谓的软错误。再次应用图11，说明在SRAM存储单元中的软错误发生的机理。
再次参照图11，首先考虑作为初始的数据存储状态，存储节点NS的电位是L电平，存储节点/NS的电位是H电平，字线WL被非激活到L电平状态。
在这种状态下，被α线等照射，在与存储H电平的存储节点/NS耦合的N型MOS晶体管(AT2、NT2)的漏部激发电子时，存储节点/NS的电位从H电平下降。通常，即使产生这样的电位下降，由于与存储节点/NS连接的负载晶体管PT2正在导通，如果经过一定程度的时间，则存储节点/NS的电位电平再次恢复到H电平。
但是，当负载晶体管PT2的源-漏间的导通电阻大的情况下，在存储节点/NS的电位电平恢复到H电平之前，存储节点/NS的降低了的电位被栅布线GL1传播，负载晶体管PT1及驱动晶体管NT1有可能发生通·断反转。即，存在从初始的数据存储状态反转，负载晶体管PT1导通，驱动晶体管NT1关断的危险。当发生这样的晶体管的通·断反转时，存储节点NS的电位从L电平反转到H电平，进行数据的误写入。因此，作为应对软错误的措施，必须减慢存储节点NS或者/NS的电位电平降低传播到驱动晶体管NT1、NT2及负载晶体管PT1、PT2的各栅的速度。
例如，作为对应于软错误的应对措施的一种，增大存储节点的电容的现有技术是众所周知的。由于增大存储节点的电容，使因α线产生的电子引起的存储节点NS、/NS的电位电平下降变得困难，难于引起数据的反转。
但是，随着存储单元微细化的进展，随之而来的是存储节点的电容自然地减小。相反，作为软错误的应对措施，当进行增加存储节点的电容的设计时，由于单元面积的增大或单元结构的复杂化，有可能招致制造成本的增加和成品率的下降。
还有，由于随着电源电位VDD的下降很容易引起软错误，在为了降低功耗而使晶体管在低电压下工作正取得进展的当今的情况下，软错误的应对措施正变得日益重要。
[发明内容]
本发明的目的在于提供不招致面积增大或结构复杂化，而具备能提高抗软错误性的存储单元的半导体存储器。
概括起来说本发明是半导体存储器，它包含存储数据的多个存储单元。各存储单元包括：分别连接在第1及第2电压与第1存储节点之间、各自包含具有相反导电类型的第1及第2晶体管的第1倒相器部；分别连接在第1及第2电压与第2存储节点之间、各自包含具有相反导电类型的第3及第4晶体管的第2倒相器部；用于连接在第1信号线与第1存储节点之间的第5晶体管；用于连接在第1信号线和互补的第2信号线与第2存储节点之间的第6晶体管；具有第1金属层和第1多晶硅层的叠层结构、通过第1金属层与第1多晶硅层之间的接触电阻、用于与第1及第2晶体管的各栅和第2存储节点电耦合的第1栅布线；以及具有第2金属层和第2多晶硅层的叠层结构、通过第2金属层与第2多晶硅层之间的接触电阻、用于与第3及第4晶体管的各栅和第1存储节点电耦合的第2栅布线。
因此，本发明的主要的优点是，由于字布线采用多金属结构，能够通过在金属层与硅层的界面的接触电阻，将第1及第2存储节点和第1及第3晶体管(负载晶体管)的栅电耦合。因此，仅仅变更栅布线的结构，就能够使起因于软错误等的外在因素的第1及第2存储节点的电位电平下降向第1及第2晶体管(负载晶体管)的栅传播的速度减慢。其结果是，不招致存储单元面积增大或存储单元的结构复杂化，而能够提高存储单元的抗软错误性。
按照本发明的另一种情况，本发明是半导体存储器，它具备存储数据的多个存储单元。各存储单元包括：分别连接在第1及第2电压与第1存储节点之间、各自包含具有相反导电类型的第1及第2晶体管的第1倒相器部；分别连接在第1及第2电压与第2存储节点之间、各自包含具有相反导电类型的第3及第4晶体管的第2倒相器部；用于连接在第1信号线与第1存储节点之间的第5晶体管；用于连接在第1信号线和互补的第2信号线与第2存储节点之间的第6晶体管；使用与第1及第2晶体管的各栅耦合的第1硅层及在第1硅层上形成的第1金属膜构成、与第2存储节点电耦合的第1栅布线；以及使用与第3及第4晶体管的各栅耦合的第2硅层及在第2硅层上形成的第2金属膜构成、与第1存储节点电耦合的第2栅布线。第1栅布线在第2存储节点与第1晶体管之间的一部分区域上，具有不形成第1金属膜的非金属膜区，第2栅布线在第1存储节点与第3晶体管之间的一部分区域上，具有不形成第2金属膜的非金属膜区。
还有，这样的半导体存储器由于在硅化物结构的字布线上设置非硅化物区(非金属膜区)，能够增大第1及第2存储节点与第1及第3晶体管(负载晶体管)的栅之间的电阻。因此，只需调整硅化物膜(金属膜)形成时的掩模图形，就能够减慢因软错误等外在因素引起的第1及第2存储节点的电位电平的降低向第1及第3晶体管(负载晶体管)的栅传播的速度。其结果是，不招致存储单元面积的增大或存储单元结构的复杂化，而能够提高存储单元的抗软错误性。
[附图说明]
图1是示出本发明的实施例1的SRAM存储单元的结构的电路图。
图2是图1所示的SRAM存储单元的平面布局图。
图3是示出图2所示的栅布线的结构的剖面图。
图4是SRAM存储单元的实施例2的平面布局图。
图5是示出图4所示的栅布线的结构的剖面图。
图6是实施例2的变例的SRAM存储单元的结构的电路图。
图7是图6所示的SRAM存储单元的平面布局图。
图8是实施例3的SRAM存储单元的平面布局图。
图9是说明实施例3的栅布线的结构的剖面图。
图10是说明实施例3的变例的栅布线的结构的剖面图。
图11是示出现有的技术的CMOS结构的SRAM存储单元的结构的电路图。
图12是图11所示的SRAM存储单元的平面布局图。
[具体实施方式]
以下，参照附图详细说明本发明的实施例。
实施例1
图1是示出本发明的实施例1的SRAM的存储单元1的结构的电路图。
参照图1，实施例1的SRAM存储单元1具有连接在电源节点110与接地节点115之间、互相交叉耦合的倒相器2及4和存取晶体管AT1及AT2。
倒相器2用P型MOS晶体管的负载晶体管PT1及N型MOS晶体管的驱动晶体管NT1构成，它的输入节点与栅布线6连接，它的输出节点与存储节点NS连接。同样地，倒相器4用P型MOS晶体管的负载晶体管PT2及N型MOS晶体管的驱动晶体管NT2构成，它的输入节点与栅布线8连接，它的输出节点与存储节点/NS连接。
位线BL及/BL与存储节点NS及/NS之间的数据传输由被字线WL控制的存取晶体管AT1及AT2执行。由于存取晶体管AT1、AT2、负载晶体管PT1、PT2及驱动晶体管NT1、NT2的连接关系与图11所示的关系相同，故不再重复进行详细的说明。
即，将SRAM存储单元1与图10所示的现有的SRAM存储单元100进行比较，其不同点在于，还具备设置在存储节点NS与栅布线8之间的电阻分量10及设置在栅布线6与存储节点/NS之间的电阻分量20。
电阻分量10是为了减慢因软错误等的外在因素引起的存储节点NS的电位电平降低向构成倒相器4的负载晶体管PT2及驱动晶体管NT2的各栅传播的速度而设置的。同样地，电阻分量20是为了减慢存储节点/NS的电位电平降低向构成倒相器2的负载晶体管PT1及驱动晶体管NT1的各栅传播的速度而设置的。
其次，说明电阻分量10及20的具体的构成方法。
参照图2，实施例1的SRAM存储单元的平面布局与图12所示的现有技术的SRAM存储单元的平面图比较，在栅布线GL1及GL2被置换为栅布线6及8这一点上不同。由于其它部分的平面布局与图12所示的平面布局相同，就不重复进行详细的说明了。即，没有发生存储单元面积的增大。
在半导体存储器整体中，具有这样的平面布局的SRAM存储单元沿X方向及Y方向连续地被配置成行列状，构成存储单元阵列。换句话说，沿p型阱121、121#及n型阱125的X方向的外框线达到与在Y方向邻接的SRAM存储单元的边界线，在相邻的单元之间重合。
图3是示出图2所示的栅布线6及8的结构的剖面图。
参照图3，栅布线6、8的每一条在半导体衬底30的主面31上在栅绝缘膜32的上层形成。如已经说明的那样，在半导体衬底30中的n型阱或者p型阱中，形成与MOS晶体管的源电极及漏电极相当的扩散层区33a、33b。为了使形成沟道用的衬底区与栅布线之间绝缘，例如使用氧化硅膜(SiO2)将栅绝缘膜32设置成薄膜状。
栅布线6、8由硅层40与金属层42的叠层结构构成。该叠层结构部分由侧壁(绝缘膜)35a、35b及绝缘膜44确保与周围的绝缘。作为硅层40在典型情况下使用多晶硅，金属层42能够用钨(W)、铜(Cu)、钛(Ti)等形成。此外，金属层42通过图2所示的触点120b与存储节点NS或者/NS连接。
这样构成的栅布线一般称为「多晶硅金属栅」。由于在栅布线内形成比较厚的金属层42，多晶硅金属栅具有在布线方向的电阻减小的优点。另一方面，在金属层42和多晶硅层40的键合面(界面)上，由于是异质接触产生比较大的接触电阻。
这样，栅布线6、8通过在多晶硅层40与金属层42的界面中的接触电阻将存储节点NS、/NS与负载晶体管及驱动晶体管的各栅电耦合。即，在栅布线内的上述接触电阻起到图1所示的电阻分量10及20的作用。此外，关于多晶硅金属栅的详细情况，例如公布在特开2001-36072号公报中。
其结果是，由于与金属层42耦合的存储节点NS、/NS的电位变化通过该接触电阻向负载晶体管PT1、PT2及驱动晶体管NT1、NT2的栅传输，能够减慢它的传播速度。因此，提高了SRAM存储单元的抗软错误性。
如上说明的那样，按照实施例1的结构，通过将栅布线的结构变更为多晶硅金属栅，能够得到提高了抗软错误性的SRAM存储单元，而并不招致存储单元面积的增大或存储单元结构的复杂化。
实施例2
在实施例2中，说明在与实施例1同样的SRAM存储单元的结构中的栅布线的其它的结构例。
参照图4，在实施例2的平面布局中，在分别配置栅布线6#及8#以代替图2所示的平面布局图中的栅布线6及8这一点上不同。由于图4所示的平面布局图的其它的部分与图2相同，就不重复进行详细的说明了。
各栅布线6#及8#与现有的技术所示的栅布线同样，具有由硅层(多晶硅层)和在该多硅层上形成的硅化金属膜(硅化物膜)构成的硅化物结构。利用这样的硅化物结构可降低栅布线6#及8#在布线方向的电阻。
即，栅布线6#、8#、GLa1、GLa2沿同一方向配置。还有，形成各晶体管的扩散层区被配置在沿p型阱和n型阱的边界线的方向上。
进而，在栅布线6#及8#中，在沿p型阱121、121#及n型阱125之间的边界线的方向(即Y方向)上设置非硅化物区130，使之位于存储节点NS、/NS与负载晶体管PT1、PT2及驱动晶体管NT1、NT2的各栅之间。在非硅化物区130中，在栅布线6#及8#中，不形成多晶硅层上的硅化物膜。
进而，在分别对应于负载晶体管PT1及PT2的扩散层区之间，配置非硅化物区130，使之达到沿p型阱121、121#及n型阱125的X方向的边界线，即达到与在Y方向邻接的存储单元的边界区。
这样的非硅化物区130能够通过调整在硅化物膜42#的形成工序中的掩模形状而设置。特别是，如图4所示，如果使非硅化物区130成为单纯的矩形形状，由于使用的掩模的形状也能够是单纯的重复图形，所以能够制造这样的SRAM而并不招致制造工序的复杂化。
图5是示出图4所示的栅布线6#及8#的结构用的剖面图。图5相当于图4中的P-Q剖面图。
参照图5，与在图12中已说明过的一样，栅布线GLa1及8#由设置在栅绝缘膜32上、用侧壁35a、35b与周围绝缘的硅层(多晶硅层)40及在该多晶硅层40上形成的金属膜(硅化物膜)42#构成。硅化物膜42#通过触点120a及120b与其它的布线和节点等电耦合。存取晶体管AT1、负载晶体管PT2、驱动晶体管NT2各自之间用绝缘层45电隔离。
在这样构成的硅化物结构中，栅布线8#部分地具有金属膜(硅化物膜)42#被除去了的非硅化物区130。非硅化物区130被设置在通过触点120b与存储节点NS电耦合的区域与负载晶体管PT2及驱动晶体管NT2的各栅的正上方区域之间。
即，在非硅化物区130上，由于通过触点120b传输的电信号仅仅由多晶硅层40传播，该部分的电阻增大。其结果是，硅化物膜42#与多晶硅层40之间的接触电阻尽管比图3所示的多晶硅金属栅中的金属层42与多晶硅层40之间的接触电阻小，但用非硅化物区130能够构成图1所示的电阻分量10。虽然没有图示，同样地具有硅化物结构的栅布线6#也与栅布线8#同样地设置非硅化物区130。
在这样的结构中，也与实施例1一样，由于存储节点NS、/NS的电位变化能够减慢向负载晶体管PT1、PT2及驱动晶体管NT1、NT2的栅的传播速度，所以能够得到提高了抗软错误性的SRAM存储单元，而并不招致存储单元面积的增大或存储单元结构的复杂化。
实施例2的变例
在实施例2的变例中，说明使用硅化物结构的栅布线的SRAM单元的结构的变化。
图6是示出实施例2的变例的SRAM存储单元1#的结构的电路图。
参照图6，将实施例2的变例的SRAM1#与图1所示的按照实施例1的SRAM存储单元1进行比较，在具备电阻分量11及21以代替电阻分量10及20这一点上不同。电阻分量11及21不是在存储节点NS、/NS与各晶体管的栅之间形成，而是在形成同一倒相器的负载晶体管及驱动晶体管的栅之间形成。
如在现有的技术中已说明的，由于存储节点NS或者/NS的电位电平降低，通过负载晶体管PT1或者PT2误导通而发生了软错误。因此，即使在负载晶体管PT1与驱动晶体管NT1之间以及在负载晶体管PT2与驱动晶体管NT2之间形成了分别设置电阻分量11及21的结构，使得在存储节点NS及/NS与负载晶体管PT1及PT2的各栅之间存在电阻分量，以代替图1所示的电阻分量10及20，也同样地能够提高抗软错误性。
即，即使响应于存储节点NS、/NS的电位电平降低，驱动晶体管NT1及NT2关断，仅靠存储节点NS及/NS成为电浮置状态(高阻抗状态)，只要负载晶体管PT1及PT2不误导通，由于暂时降低了的存储节点的电位电平再次上升，存储数据能够保持与初始状态相同。
它的其它的电路结构由于与实施例1的SRAM存储单元相同，就不重复进行详细的说明了。
图7是图6所示的SRAM存储单元的平面布局图。在图7中，图6所示的SRAM存储单元1#按照所谓的「纵长单元」的布局而被配置。
参照图7，N型MOS晶体管的驱动晶体管NT1、NT2及存取晶体管AT1、AT2在p型阱121上形成，p型MOS晶体管的负载晶体管PT1、PT2在n型阱125上形成。即，在p型阱121及n型阱125上，设置用于分别形成这些晶体管的扩散层区。具体地说，驱动晶体管NT1、NT2及负载晶体管PT1、PT2的扩散层区沿p型阱121及n型阱125的边界线方向形成，即沿X方向形成。与此相对照，与存取晶体管AT1及AT2对应的扩散层区沿与此交叉的方向配置，即沿Y方向配置。
进而，在第1金属布线层、扩散层区与栅布线层之间，适当地设置用于实现图6所示的连接关系的触点120及通孔135。
在半导体存储器整体中，具有图7所示的平面布局的SRAM存储单元沿X方向及Y方向连续地被配置成行列状，构成存储单元阵列。换句话说，p型阱121及n型阱125的外框线达到与在X方向及Y方向邻接的SRAM存储单元的边界线，在邻接的单元之间重合。
存储节点NS、/NS、电源节点110、接地节点115及位线BL、/BL与图2同样地在第1金属布线层上形成。还与存取晶体管AT1及AT2对应的栅布线GLa1及GLa2一体地设置，用没有图示的触点与字线WL电耦合。栅布线6#及8#沿Y方向与实施例2同样地用硅化物结构设置。
即，栅布线6#及8#具有与图5同样的结构，由多晶硅层40和在多晶硅层40上形成的硅化物膜42#构成。还在负载晶体管PT1及PT2的各栅的正上方区域与向存储节点NS、/NS的触点区之间设置不形成硅化物膜42#的非硅化物区130。非硅化物区130在分别与负载晶体管PT1及PT2对应的扩散层区之间沿X方向设置，即，达到与Y方向的邻接存储单元的边界区域那样地配置。
通过采用这样的结构，具有非硅化物区的硅化物结构的栅布线6#及8#能够构成图6所示的电阻分量11及21。还有，由于与图4所示的平面布局一样，非硅化物区130是单纯的矩形形状，能够使用单纯的重复图形形状的掩模设置非硅化物区130。
其结果是，与实施例2的结构一样，能够得到提高了抗软错误性的SRAM存储单元，而并不招致存储单元面积的增大或存储单元结构的复杂化。
实施例3
在实施例3中，说明在实施例1中说明了的、多晶硅金属栅结构的栅布线的其它结构例。
将图8与图2进行比较，在实施例3的平面布局中，与实施例1的平面布局进行比较，在栅布线6及8上具备金属层去除区140这一点上不同。金属层去除区140在栅布线6中在与存储节点/NS耦合的触点区和驱动晶体管NT1及负载晶体管PT1的各栅之间形成，在栅布线8中在与存储节点NS耦合的触点区与驱动晶体管NT2及负载晶体管PT2的各栅之间形成。
此外，如在实施例2的变例中已经说明的那样，金属层去除区140有必要至少设置在存储节点NS、/NS与负载晶体管PT1、PT2的栅正上方区域之间。
其次，说明实施例3的栅布线的结构。
图9是说明实施例3的栅布线的结构的剖面图。图9是图8中的R-S剖面图。
参照图9，栅布线GLa1及8具有由多晶硅层40及金属层42的叠层结构构成的多晶硅金属栅结构。在栅布线GLa1中，不特意形成金属层去除区140，金属层42的一部分区域通过触点120a与没有图示的字线连接。
与此相对照，在栅布线8中，在通过触点120b与存储节点/NS电耦合的区域与负载晶体管PT2的栅正上方区域之间，设置不形成金属层42的金属层去除区140。在金属层去除区140中，形成非金属层145，以代替金属层。非金属层145用绝缘物或高电阻材料形成。例如，也可以用多晶硅形成非金属层。虽然没有图示，栅布线6也用与栅布线8同样的结构设置。
通过采用这样的结构，在栅布线6及8中，通过触点120b从存储节点NS、/NS传播的信号最初通过金属层42与多晶硅层40的界面，传输到负载晶体管PT1、PT2及驱动晶体管NT1、NT2的栅上。由此，与实施例1的结构相比，能够使从存储节点NS、/NS的电信号传播路径的电阻进一步增加，能够减慢它的传播速度。由此，能比实施例1的SRAM存储单元提高抗软错误性，而并不招致存储单元面积的增加或存储单元结构的复杂化。
实施例3的变例
参照图10，在实施例3的变例中，与图9所示的剖面图相比，栅布线8中的金属层去除区140得到扩大。即，为了进一步升高栅布线的电阻，进一步提高抗软错误性，金属层42在确保与存储节点/NS的触点的区域，即仅仅在与触点120b电耦合的区域形成。即，多晶硅金属结构仅仅应用在触点120b的正下方区域。虽然没有图示，栅布线6也用与栅布线8同样的结构设置。
通过采用这样的结构，能够比实施例3的结构进一步升高来自栅布线6及8中的存储节点NS、/NS的电信号的传播路径的电阻，进一步提高抗软错误性。