可耐受高电压输出暂存器 【技术领域】
本发明一般地涉及一高阻抗状态的输出暂存器，更具体地说，涉及能够耐受输出端电压大于输入端电压的输出暂存器。背景技术
当一个系统里运用了多个以不同电压操作的集成电路时，某个适用于特定电压的集成电路常常会和系统内以不同电压进行操作的其他集成电路相互干扰。具体而言，通常在一个总线上的5伏特讯号输送到某个具3.3伏特电源供应的集成电路的输出垫时，就会发生此种情形。因此，最好能有一个具高阻抗状态，且所需电源供应范围介在2在3.0至3.3伏特之间的输出暂存器，能够在处于高阻抗状态的同时，其输出端还可耐受较其供应电压为高的逻辑输入讯号。
图1为传统输出暂存器100的电路图。在图1中，IN 102代表一个讯号输入，OE(可动作输出)104代表为顺利输出所需的讯号输入，代表讯号输入IN102反转型态的输出端106则与输出垫108相连。讯号输入104(OE，可动作的输出)与或门110的低动作输出端，还有与门112的输入端相连。或门110输出端的DP点和p通道晶体管118(MP1)的栅极相连。P通道晶体管118在其源极和漏极之间有一通道，两端分别连接电压供应120(VDD，通常是+3.3伏特)与输出端106。该p通道晶体管的基底和Vdd 120相连。与门112输出端的DN点则和一n通道晶体管126(MN1)地栅极相连。该n通道晶体管126的通道则两端分别连接输出端106和参考电压128，而该n通道晶体管的基底则与参考电压128相连。
根据图1所示，以下将描述逻辑栅极110和112，以及晶体管MP1 118和MN1 126的运作情形。当OE 104讯号逻辑为low(或是”0”，关闭状态)时，DP点114的逻辑为high，DN点112的逻辑为low，则MP1 118和MN1 126晶体管皆在关的状态，而本驱动器也因而进入高阻抗状态。当OE 104逻辑为high(或是”1”，启动状态)时，本暂存器即脱离高阻抗状态，而此时的输出端视IN讯号的状态而定。如果IN 102逻辑为low(或是”0”)，DP 114和DN122皆为low(或”0”)，而MP1 118晶体管和MN1 126晶体管则分别为开与关的状态，因而造成输出端106电压趋近于输入端电压Vdd。
如果IN 102逻辑为high(或”1”)，且OE 104亦为high(或是”1”，开)，则DP 114和DN 122皆为high(或是”1”)，MP1 118晶体管与MN1 126晶体管则分别为关与开，因而造成输出端106电压趋近于参考电压(Gnd)128。
前述的输出暂存器在操作上有一条件，即施加于输出端的电压不得大幅超出输入端电压120(通常约为+3.3伏特)。如果施加于输出端的电压大于输入端的话，p通道晶体管118与输出端106相连的通道底端的电压，将会比和供应电压相近的栅极电压来得大，因而造成其通道自输出端106传导回输入端120。输出端电压较高(例如5伏特)会对p通道晶体管的主体二极管(body diode)产生顺向偏压，导致遗漏电流以及该晶体管的暂存器栅极氧化层发生退化，并因此降低其可靠性。
图2所示的前述暂存器电路图即企图克服此一问题。如图2所示，输出暂存器200包括一对p通道导入晶体管MP1和MP2，一个n通道导出晶体管MN1，一个可动作晶体管(enable transistor)MN3，一个受限晶体管MP4，一个或门以及一个与门。
P通道导入晶体管MP1和MP3的通道在电压输入端Vdd和输出端206之间相互串联。具体而言，晶体管MP1 218的源极与基底是和电压输入端Vdd220(通常为+3.3伏特)相连，而其漏极则与A222相连。晶体管MP3 242的通道则分别与A 222以及输出端206相连。晶体管MP3 242的基底是和输出端206相连。晶体管MN1 228的通道分别与输出端206及参考电压244相连。晶体管MN3 238的通道分别与晶体管MP3 242的栅极240以及参考电位244相连。晶体管MP4 236的通道分别与晶体管MP3 242的栅极240以及输出端206相连；MP4的基底亦与输出端206相连。
与门212的输出端与导出晶体管MN1 228的栅极相接，或门210的输出端则和导入晶体管MP1 218的栅极216相连。OE 204讯号输入端与晶体管MP4 236及MN3238的栅极232及234相连。OE 204讯号输入端同时和或门210的低动作输出端，还有与门212的一个输入端相连。IN讯号则与或门210的高动作输入端，和与门212的另一个输入端相连。
与图1所示的输出暂存器100相比较，图2所示的输出暂存器200包括内含MP3、MP4、及MN3的受限电路230。当OE 204的逻辑讯号为low(或”0”)时，晶体管MN3238属于关闭状态，与晶体管MP3 240的栅极和源极相连的晶体管MP4 236则为低阻抗状态。这将迫使晶体管MP3 240进入高阻抗状态，因为MP3并无源极一栅极电压(source-to-gate voltage)。若在206施加的电压较输入端电压Vdd更大，例如5伏特，则输出端206将成为高阻抗状态，而从输出端206返回电源供应220的电流，在面对比电源供应电压超出2或3伏特的讯号时则会受到受限。当OE 204的输入讯号逻辑为high(或”1”)时，晶体管MP4 236不具传导性，而晶体管MN3 238则为启动状态。晶体管MN3 234的漏极会导出晶体管MP3 242的栅极，使其电压趋近于参考电压，从而可动作晶体管MP3。
于是晶体管MP1 216和MN1 226之运作便和传统电路一样，驱动输出端206，并呈现低阻抗状态。
然图2所示的输出暂存器200中，晶体管MP1 218和MP3 240是形成于不同的n井，需用较大尺寸的晶片，因而对栅极氧化层的完整性产生不利影响。
因此，如何设计出在输出端能够承受从0到5伏特不等的电压，并在不增加晶片尺寸的前提下，有效克服栅极氧化层完整性问题的改良型输出暂存器，实有其必要性。发明内容
根据本发明所设计的暂存器(driver)包括(i)导入装置：针对输出动作讯号以及输入数据讯号加以反应的导入装置，能够在第一供应电压和输出端之间提供一低阻抗或高阻抗通道。当输出动作讯号及输入数据讯号逻辑皆为high时，将出现低阻抗通道；而在输出动作讯号和输入数据讯号两者中有一个逻辑为low时，则将出现高阻抗通道。当此一导入装置出现高阻抗通道时，它将分别与较输出电压为大的基底偏压，以及第一供应电压相连。本发明还包括(ii)导出装置：针对输出动作讯号及输入数据讯号加以反应的导出装置，能够在输出端和第二供应电压之间提供一低阻抗或高阻抗通道。当输出动作讯号逻辑为high，而输入数据讯号为low时，将出现低阻抗通道；反之，当输出动作讯号逻辑为low，而输入数据讯号为high时，则将出现高阻抗通道。此外，本发明尚包括(iii)受限装置：针对输出端电压加以反应的受限装置，在导入装置出现高阻抗时，能够在该导入装置上操作，以阻绝自输出端至第一供应电压的传导。
本发明的优点的在于本输出暂存器在供应电压为3.3伏特时，其输出端仍能够与5伏特的输入讯号相容。
本发明的另一个优点在于有效克服了栅极氧化层完整性、可靠性降低的问题。
另一个优点则是由于暂存器在晶片上所占面积缩小，故可降低暂存器的制造成本。附图说明
本发明前述及其他的特点、层面与优点将可在下列描述、随附的权利要求范围、以及附图中获得更充分的理解：
图1显示了已有的输出暂存器的电路图；
图2显示了另一已有的输出暂存器的电路图；
图3显示了本发明的一种可耐受高电压的输出暂存器实施例的电路图；
图4显示了图3所示电路的n井偏压电路实施例的电路图；
图5显示了图3所示电路的n井偏压电路另一实施例的电路图。具体实施方式
图3显示了依据本发明设计的一可耐受高电压的输出暂存器300的电路图。在此一实施例中，暂存器300包括一对p通道导入晶体管330与334，一对n通道导出晶体管338及332，一对n通道可动作晶体管340与342，一个p通道受限晶体管336，一个与非门314和一个或非门322。
导入晶体管330和334的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个导入晶体管330的通道的另一端则是与供应电压Vdd 302相连，而第二个导入晶体管334的通道的另一端则与输出端312相连，而后者又与垫313(pad 313)连在一起。
导出晶体管338和332的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个导出晶体管338的通道的另一端则是与输出端312相连，而第二个导出晶体管332的通道的另一端则与GND 304相接。第一个导出晶体管338的栅极系和供应电压Vdd 302相连。
可动作晶体管340和342的通道皆于一端相连在一块，以使这对晶体管的通道串联起来。第一个可动作晶体管340的通道的另一端则是与第二个导入晶体管334的栅极相连，而第二个可动作晶体管342的通道的另一端则与GND 304相连。第一个可动作晶体管340的栅极是与供应电压Vdd 302相连。
受限晶体管336的通道分别与第二个导入晶体管334的栅极，以及输出端312相连。该受限晶体管的栅极则和供应电压Vdd 302相连。受限晶体管336的基底与导入晶体管330和334的基底皆和一基底偏压NW BIAS 306相连。
与非门314有一输出端320与第一个导入晶体管330的栅极相连，另有2个输入端，一个专门接收输入数据讯号IN 310，另一个则接收输出动作讯号OE 308。
或非门322有一输出端328与第二个导出晶体管332的栅极相连，另有两个输入端，一个为高动作输入端，接收数据输入讯号IN 310，另一个为低动作输入端，接收输出动作讯号OE 308。
当晶体管330与334的栅极皆为low时，这对导入晶体管330和334为供应电压Vdd及输出端312之间提供了一低阻抗通道。但只要其中有一个栅极逻辑为high时，这对导入晶体管330与334则提供一高阻抗通道。
当晶体管332的栅极逻辑为high时，导出晶体管338及332为输出端312及参考电压304之间提供一低阻抗通道；当332的栅极为low时，则为高阻抗通道。
当第二个可动作晶体管342的栅极逻辑为high时，可动作晶体管340和342为第二个导入晶体管334的栅极与参考电压304之间提供了一低阻抗通道；当342的栅极逻辑为low时，则为高阻抗通道。
当输出端电压较供应电压Vdd高出约一p通道起始电压Vtp时，受限晶体管336为和晶体管334通道一端相连的输出端312，以及晶体管334的栅极之间提供了一低阻抗通道。否则受限晶体管336将不具传导性，因为其通道的电压并未大于其栅极电压，即供应电压Vdd。
图3所示电路的操作方法如下。当输出端OE讯号逻辑为low(其电压接近参考电压)，与非门输出端逻辑为high(其电压接近供应电压Vdd)，第一个导入晶体管330之栅极亦然。在此情况下，可动作晶体管340及342为第二个导入晶体管334的栅极与参考电压304之间提供一高阻抗通道。因此，导入晶体管在供应电压Vdd 302和输出端312之间提供一高阻抗通道。此外，当OE讯号为low时，导出晶体管338和332将产生高阻抗，因为晶体管332的栅极为low，而输出动作讯号驱使或非门322的输出逻辑为low。受限晶体管336通常不具传导性，除非在输出端施加较供应电压Vdd 302更高的电压，且输出暂存器系处于高阻抗状态。若发生此种情形，则受限晶体管336会进行传导以避免在第二个导入晶体管334上产生源极-栅极电压。如此可以保证即使输出端电压大于供应电压时，在输出端312及供应电压302之间仍存在高阻抗。
当输出动作讯号OE逻辑为high时，可动作晶体管340及342将在第二个导入晶体管334的栅极和参考电位304之间提供低阻抗，使晶体管334的栅极逻辑变成low。这使得两个导入晶体管可以视输入数据讯号310而呈现低阻抗或高阻抗。若输入数据讯号为high，则导入晶体管330和334将在供应电压Vdd 302及输出端312之间提供低阻抗，而导出晶体管338和332则在输出端与参考电压304之间提供高阻抗。这将造成输出端312的电压提高为几近供应电压Vdd 302。若输入数据讯号逻辑为low，则情况会相反过来，即导入晶体管提供高阻抗，而导出晶体管则提供低阻抗，从而降低输出端电压至接近参考电压的水准。当输出动作讯号逻辑为high时，受限晶体管对输出并无影响，因为其通道的电压并未较栅极电压来得高。
针对图3所示的电路而言，最好能够在p通道晶体管330与334形成的n井上施加偏压，如此一来p型源极和漏极区才不会对n井产生顺相偏压。故应于p通道晶体管330、334、336的基底或主体上施加一基底偏压c。在一实施例中，该电压VF系藉由第四图所示n井偏压电路400所产生的。
图4中，n井偏压电路400包括一对p通道偏压晶体管404与406。这些偏压晶体管的通道皆于402端相连，以串联这些偏压晶体管的通道。第一个偏压晶体管404的通道另一端和供应电压408相连，而第二个偏压晶体管406的通道另一端则与输出端410相连。第一个偏压晶体管404的栅极和供应电压Vdd 408相连，第二个偏压晶体管406的栅极则和输出端410相连。每个晶体管的基底则与晶体管404和406的两个通道的接合点相连，该接合点提供基底偏压VF。
如此安排下，晶体管404和406提供一偏压VF，视输出电压与供应电压孰者为大即为VF。若供应电压408较大，则晶体管404具传导性，并使偏压输出端402趋近供应电压。若输出端410至电压较大，则晶体管406具传导性，并使偏压输出端402趋近输出端电压。当图4所示电路400被用来当作偏压产生器，让n井与p通道晶体管在n井上所形成的p区之间维持一缺乏区(和隔离)时，可使晶体管404、406、330、334、306的基底维持在电路中的最高电压。
图5所示为图4中的n井偏压电路应用于不同的实施例。其中较图4所示电路增加了第三个偏压晶体管508。第三个偏压晶体管的通道分别连接供应电压Vdd 510和偏压输出端502。第三个偏压晶体管508的栅极则与图3所示的第二个导入晶体管334的栅极，或是图3所示的可动作晶体管的接合点B相连。若与第二个导入晶体管334的栅极，或是可动作晶体管的接合点相连时，晶体管508会在供应电压Vdd510和偏压输出端502之间提供一较低的电阻，因为晶体管508的栅极电压比晶体管504栅极电压更接近参考电压304。
基于以上讨论，本发明揭示一可耐受高电压的输出暂存器，在供应电压为3.3伏特的情况下，其输出端仍能够与5伏特的输入讯号相容。本发明得以克服因栅极氧化层完整性可靠性退化所衍生的问题，并借着缩小晶片尺寸而进一步降低制造成本。
虽然本发明已以数个较佳实施例详述如上，但仍有其他可能的实施例。故随附权利要求书的精神与范围不应被局限于上列详述的较佳实施例。