形成半导体栅极的方法 【技术领域】
本发明是有关一种半导体器件的形成方法，且特别是有关于一种形成半导体栅极的方法。
背景技术
目前半导体制作工艺中有一种不需进行化学机械研磨(chemicalmechanical polishing，简称CMP)作为平坦化制作工艺的栅极制造方法已经因为具备较环保与低成本的优点，而逐渐受到注目。这种制作半导体栅极的方法主要是利用形成于栅极上的顶盖层(cap layer)，并配合基底上所沉积的高密度等离子体(high density plasma，简称HDP)氧化层，然后以氟化氢(HF)去除部分高密度等离子体氧化层直到暴露出顶盖层，再利用去除顶盖层的步骤，将栅极上多余的高密度等离子体氧化层一并去除，而获得具有平坦表面高密度等离子体氧化层。而且，当半导体器件尺寸小型化之后，为了维持信道(channel)宽度，栅极线宽将变得极窄，因此需要在栅极上再形成一较大范围的多晶硅层作为栅极的上部，用以借着增加栅极上表面来确保后续制作工艺的制作工艺裕度与降低阻值。
然而，上述形成半导体栅极的方法却容易因为高密度等离子体氧化层与栅极间的接口具有缺陷(defect)，而在后续形成较大范围的栅极上部时有贯穿基底的危险，致使单一位(single bit)故障，进而影响其可靠度(reliability)。而且，当半导体器件朝小型化发展后，为了同时达到增加栅极上表面与缩小器件尺寸的目的，必须尽量缩短两栅极间地距离，因此容易在后续微影制作工艺中发生因对不准(mis-alignment)所导致的器件故障，进而降低栅极耦合率(gate coupling ratio，简称GCR)。
【发明内容】
本发明的目的在提供一种形成半导体栅极的方法，以防止因高密度等离子体介电层与多晶硅栅极之间的接口缺陷所造成的单一位故障。
本发明的再一目的在提供一种形成半导体栅极的方法，以防止发生可靠度问题(issue)。
本发明的另一目的在提供一种形成半导体栅极的方法，以增加栅极耦合率。
本发明的又一目的在提供一种形成半导体栅极的方法，以扩大对栅极进行微影制作工艺时的对错裕度(window)。
根据上述与其它目的，本发明提出一种形成半导体栅极的方法，包括于基底上先形成包含一层导体层与一层顶盖层(cap layer)的堆栈结构。然后，于基底上形成一层高密度等离子体介电层并暴露出顶盖层，其中高密度等离子体介电层顶部高于导体层顶部。随后将顶盖层去除，由于高密度等离子体介电层顶部高于导体层顶部，所以去除顶盖层后，会在导体层上形成一个凹陷处。接着，于凹陷处侧壁形成氧化间隙壁，再于基底上沉积另一层覆盖凹陷处的导体层，使其与之前已形成于其下的导体层连结成为半导体器件的栅极。
本发明通过导体层凹陷处侧壁上所形成的氧化间隙壁，来隔绝高密度等离子体介电层与多晶硅栅极间的接口与外界的接触，所以能避免因高密度等离子体介电层与多晶硅栅极之间的接口缺陷所造成的单一位故障，进而防止发生可靠度的问题。以增加栅极耦合率。另外，由于导体层凹陷处侧壁上所形成的氧化间隙壁阻挡了部分导体层，所以本发明能够扩大对栅极进行微影制作工艺时的对错裕度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
【附图说明】
图1A至图1E是依照本发明一第一实施例的闪存的浮栅极的制造流程剖面图；
图2A至图2E是依照本发明一第二实施例的闪存的浮栅极的制造流程剖面图。
标号说明
100、200：基底
102、114、114a、114b、202、214、214a、214b：导体层
104、204：顶盖层
106、206：高密度等离子体介电层
108、208：凹陷处
110、110a、210：氧化层
112：图案化光阻层
210a：氧化间隙壁
具体实施方式第一实施例
本发明是一种形成半导体栅极的方法，主要是通过一种埋藏式的氧化间隙壁(buried oxide spacer)，来解决高密度等离子体(high densityplasma，简称HDP)介电层的缺陷。而本发明可广泛应用于各种包含半导体栅极的半导体制作工艺中，譬如罩幕式只读存储器(maskROM)、闪存(FLASH memory)或是埋入式位线(buried bit line)等的制作工艺，而以下的实施例即为闪存中的浮栅极(floaring gate)形成方法。
图1A至图1E是依照本发明一第一实施例的闪存的浮栅极的制造流程剖面图。
请参照图1A，于一基底100上形成包含一层导体层102与一层顶盖层(cap layer)104的堆栈结构，其中导体层102的材质譬如是多晶硅(polysilicon)，以及顶盖层104的材质譬如是氮化硅(Si3N4)，而且在基底100与导体层102之间还包括一穿隧氧化层(未绘示)。然后，于基底100上形成一层高密度等离子体介电层106并暴露出顶盖层104，其中高密度等离子体介电层106顶部高于导体层102顶部，其材质譬如是高密度等离子体氧化层(HDP oxide layer)。而形成高密度等离子体介电层106的步骤例如是在基底100上先形成一高密度等离子体介电层覆盖住整个顶盖层104，再利用氟化氢(HF)去除部分高密度等离子体介电层，以暴露出顶盖层104。
然后，请参照图1B，将顶盖层104(请参照图1A)去除，其中去除氮化硅顶盖层104的方法譬如利用热磷酸(H3PO4)去除。由于高密度等离子体介电层106顶部高于导体层102顶部，所以去除顶盖层104之后，会在导体层102上形成一个凹陷处108。随后，于基底100上形成一层氧化层110覆盖凹陷处108，其中氧化层110譬如是高密度等离子体氧化层。
随后，请参照图1C，于基底100上形成一层图案化光阻层112，并以其作为蚀刻罩幕对氧化层110进行蚀刻，以暴露出导体层102，并保留凹陷处108侧壁的氧化层110a。
接着，请参照图1D，将图案化光阻层112去除，再于基底100上沉积另一层导体层114，覆盖凹陷处108与氧化层110a，使此一导体层114与位于其下的导体层102连结成为快闪存储单元的浮栅极，并且达到增加浮栅极上表面的功效，其中导体层114的材质譬如是多晶硅。
之后，请参照图1E，还可以包括定义导体层114，以形成数个部分，如图标中的部份导体层114a是与位于其下的导体层102连结成一快闪存储单元的浮栅极；而另一部份导体层114b则可成为另一快闪存储单元的浮栅极。尤其是当半导体器件朝小型化发展后，为了同时达到增加浮栅极上表面与缩小器件尺寸的目的，必须尽量缩短两内存之间的距离。而本发明因为具有氧化层110a的保护，如图1E所示，所以定义导体层114时的对错裕度(mis-alignment window)将明显大于公知技术，如此一来，根据本发明所形成的浮栅极的栅极耦合率(gatecoupling ratio，简称GCR)也将会增加。第二实施例
图2A至图2E是依照本发明一第二实施例的闪存的浮栅极的制造流程剖面图。
请参照图2A，于一基底200上形成包含一层导体层202与一层顶盖层204的堆栈结构，其中导体层202譬如是多晶硅层、顶盖层204譬如是氮化硅层，而于基底200与导体层202之间还包括一穿隧氧化层(未绘示)。然后，于基底200上形成一层高密度等离子体介电层206并暴露出顶盖层204，其中高密度等离子体介电层206顶部高于导体层202顶部，其材质譬如是选自氧化硅的族群。
然后，请参照图2B，利用如热磷酸将顶盖层204(请参照图2A)去除。由于高密度等离子体介电层206顶部高于导体层202顶部，所以去除顶盖层204后，在导体层202上会形成一个凹陷处208。随后，于基底200上形成如是高密度等离子体氧化层的氧化层210覆盖凹陷处208。
随后，请参照图2C，对氧化层210进行一回蚀刻制作工艺(etchback process)，以于凹陷处208侧壁形成氧化间隙壁210a，且暴露出导体层202。
接着，请参照图2D，于基底200上沉积另一层导体层214覆盖凹陷处208与氧化间隙壁210a，其中导体层214的材质譬如是多晶硅，用以与位于其下的导体层202连结成一快闪存储单元的浮栅极，并且达到增加浮栅极上表面的功效。
之后，请参照图2E，还可以定义导体层214成数个部分，如图标中的部份导体层214a是与位于其下的导体层202连结成一快闪存储单元的浮栅极；而另一部份导体层214b则成为另一快闪存储单元的浮栅极的一部份。特别是当半导体器件朝小型化发展后，为了同时达到增加浮栅极上表面与缩小器件尺寸的目的，必须尽量缩短两浮栅极的导体层214a与214b之间的距离，而本发明又因为有氧化间隙壁210a的保护，所以定义导体层214时的对错裕度将明显大于公知技术。
综上所述，本发明的特征包括：
1.本发明利用导体层凹陷处侧壁上所形成的氧化间隙壁，来隔绝高密度等离子体介电层与多晶硅栅极间的接口与外界的接触，所以能避免因高密度等离子体介电层与多晶硅栅极之间的接口缺陷所造成的单一位(single bit)故障，进而防止可靠度问题的发生。
2.当本发明由于氧化间隙壁阻挡了部分导体层，所以本发明能够扩大对定义栅极所进行的微影制作工艺的对错裕度，而同时达到增加浮栅极上表面与缩小器件尺寸的目的，进而增加栅极耦合率。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。