一种形成栅极和电容的间隙壁的制作方法 【技术领域】
本发明是有关于一种半导体装置的制作方法，且特别是有关于一种制作半导体装置中介于栅极和电容之间隙壁的方法。
背景技术
当半导体的技术不断的进步，将内存制造和逻辑制造整合在一起是一种必然趋势。1T-SRAM(含有一个晶体管的SRAM)就是这样情形下被应用在整合芯片(System on Chip)中。在1T-SRAM中，为了要达成占用最小面积的目的，所使用的设计是将电容埋在浅沟绝缘区(Shallow Trench Insulator，STI)及字符线(Word line)就压在电容之上。就因为这样的设计，就必然要克服栅极高阶梯设计(High step height for transistor gate)以与栅极与电容间易于漏电的情形。如图1所示，以下是此种设计容易发生的缺点：
1、电容之上电极30和抗反射层40(ARC layer)之间的附着不好，导致在栅极氧化制造时，上电极30氧化生成氧化硅。图3a-3d是公知制造的电子显微镜图，其中图3c和图3d分别为图3a和图3b的细部放大图，图中箭头所指之处是上电极氧化生成的氧化硅。
2、因为由抗反射层40往下蚀刻的侧壁80，均无法是垂直的直立壁，在蚀刻氮化硅(Silicon Nitride)后，所留下的氮化硅间隙壁50(Silicon Nitride Spacer)常无法覆盖上电极30。图2a-2c是公知制造的电子显微镜图，其中图2b和2c是图2a的细部放大图，图2b中特别以白色虚线区分栅极和氮化硅侧隙壁的界限，且氮化硅间隙壁并没有完全覆盖上电极。
3、在氮化硅侧隙壁50旁的氧化硅侧隙壁60(Oxide Spacer)，常因为多次栅极氧化制造而大量的消耗，如图2b中，氧化硅侧隙壁已完全消耗殆尽，只剩下氮化硅间隙壁。
4、第2项加上第3项的缺点造成氮化硅侧隙壁50和氧化硅侧隙壁60均无法有效绝缘栅极70与上电极30，也就是容易发生漏电，甚至于短路的情形。
本发明就是为了要克服字符线压在电容上地设计，间隙壁无法有效隔绝栅极和电容之上电极的情形。解决这个问题，字符线(栅极连线)就可以不需要遶过电容，因而缩短了字符线的长度，使得半导体组件速度更快，也有效减少芯片面积。
【发明内容】
因此本发明的目的就是在提供一种形成栅极和电容之间隙壁的制作方法，用以克服制作半导体装置中栅极连线时，所遭遇间隙壁无法完全隔绝栅极连线和电容的缺点。
本发明的又一目的在于提出一种隔离栅极连线和一电容之间隙壁的结构。
根据本发明，一种形成栅极和电容之间隙壁的制作方法，该方法至少包含：形成一浅沟绝缘区于一半导体基材；依次形成一下电极层、一第一介电层、一上电极层和一第二介电层于该浅沟绝缘区；依次覆盖一氧化层和一第三介电层于该上电极层的侧壁及上方；蚀刻该第三介电层形成间隙壁。其中该第二介电层是以低压化学气相沉积形成的氮化硅层。该氧化层是以低压化学气相沉积的方式形成。该第三介电层是以低压化学气相沉积形成的氮化硅层。
根据本发明，一种形成一栅极连线和一电容之间隙壁结构，该结构至少包含：一电容结构位于浅沟绝缘区的一边上；一L型间隙壁位于该电容结构的侧壁及该浅沟绝缘区上方；以及一第二间隙壁位于该L型之间隙壁远离该电容结构的一边，且该L型间隙壁和第二间隙壁组合而成之间隙壁结构位于该电容结构和该栅极连线之间。其中该L型间隙壁是以低压化学气相沉积形成的氮化硅层。该第二间隙壁是以低压化学气相沉积形成的氧化层。
依照本发明一较佳实施例，此种形成栅极和电容之间隙壁的制作方法步骤如下：在半导体基材上形成浅沟绝缘区，且在其上依次形成一垫氧化层、一蚀刻停止层和第一氧化层，在有源区及其相邻浅沟绝缘区上覆盖光阻层，暴露出预定的电容制作区域，向下蚀刻出一凹陷区域并移除光阻层，沉积第一导体层共形于该凹陷内壁，移除第一氧化层及蚀刻停止层，并依次形成介电层、第二导体层、第一氮化硅层、氮氧化硅层覆盖在浅沟绝缘区及有源区上，在该有源区上向下蚀刻到垫氧化层，依次形成第二氮化硅层和第二氧化层，先蚀刻第二氧化层，再蚀刻第二氮化硅层最后形成氮化硅和氧化层组合而成之间隙壁，移除该垫氧化层，形成一栅极氧化层于有源区上，最后形成栅极连线。
根据以上本发明的较佳实施例，第二氧化层可作为蚀刻第二氮化硅层的保护层，避免覆盖在第二导体层的氮化硅层间隙壁被过度蚀刻，因而氮化硅层间隙壁才能完全覆盖在第二导体层，达成绝缘的目的。
附图简单说明
为让本发明之上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图1是显示公知制造过程的示意图；
图2a-2c是公知制造过程的电子显微镜图；
图3a-3d是公知制造过程的电子显微镜图；
图4-12是显示依照本发明一较佳实施例的制造步骤剖面示意图；以及
图13a-13c是依照本发明一较佳实施例完成的电子显微镜图。
具体实施例
请参照图4-12是显示依照本发明一较佳实施例的制造步骤剖面示意图，图13a-13c是依照本发明一较佳实施例完成的电子显微镜图。以下将配合附图及叙述来说明本发明较佳实施例的制造步骤。
如图4所示，在一半导体基材上形成浅沟绝缘区15(ShallowTrench Insulator，STI)作为1T-SRAM电容制作的区域，并隔出有源区域75(Active Area)。如图5所示，在半导体基材上沉积垫氧化层18(Pad Oxide)，用来保护半导体硅基材，再依次沉积蚀刻停止层22(Stop layer)和氧化层24(Oxide)，蚀刻停止层可以是氮化硅或氮氧化硅。
下一制造步骤，如图6所示，在有源区75及其相邻浅沟绝缘区15上覆盖光阻层，暴露出预定的电容制作区域。对暴露的浅沟绝缘区进行蚀刻，形成电容的制造凹陷。接下来沉积电容下电极20(Bottom electrode)，并用化学机械研磨(Chemical MechanicalPolish)的方式移除覆盖在氧化层24上的下电极，下电极20的材料可以是多晶硅(Polysilicon)或其它导电金属层。
下一制造步骤，如图7所示，利用湿蚀刻的方式依次移除氧化层24和蚀刻停止层22，移除氧化层24的蚀刻剂可以是氢氟酸(HF)，移除蚀刻停止层22可以是热磷酸(H3PO4)。
下一制造步骤，如图8所示，依次沉积电容的介电层25、电容之上电极(Top Electrode)30、氮化硅层35和抗反射层(Anti-Reflective Coating Layer，ARC Layer)40，其中介电层25可以是氧化硅/氮化硅的双层结构或氧化硅/氮化硅/氧化硅的三层结构，上电极30可以是多晶硅或其它导电金属层，而抗反射层40可以是氧氮化硅。特别要说明的是，氮化硅层35是应用低压化学气相沉积(LPCVD)的方式形成，其功用是要保护上电极30的多晶硅防止其氧化，可以克服公知技术中，形成栅极氧化层时，上电极30会因为与抗反射层40附着不够紧密，而使上电极30的多晶硅氧化，此为本发明的特点的一。
下一制造步骤，如图9所示，在该有源区上方从抗反射层40向下蚀刻到垫氧化层18，接下来再用低压化学气相沉积依次形成氮化硅层50和氧化层60。
下一制造步骤，如图10所示，选择性蚀刻氧化层60，必须在蚀刻到氮化硅层50时停止，蚀刻完成后会形成氧化层间隙壁65。接下来再选择性蚀刻氮化硅层50，必须在蚀刻到垫氧化层18时停止，蚀刻完成后会形成氮化硅层间隙壁55如图11所示。
特别要说明的是，本发明形成间隙壁的制造顺序与公知技术不同的地方是沉积氮化硅层50和氧化层60后，再进行两次选择性蚀刻。优点是氧化层60可作为蚀刻氮化硅层50的保护层，避免覆盖在上电极30的氮化硅层间隙壁55被过度蚀刻。因此，应用本发明所形成的氮化硅层间隙壁才能完全覆盖在上电极30，达成绝缘的目的。图13a-c为本发明一较佳实施例完成的电子显微镜图，比较图13b和公知技术的图2b，就可以清楚的看出应用本发明的成效。
另外要特别说明的是，和公知半导体制造中之间隙壁不相同的是本发明所形成的氮化硅层间隙壁的形状是L型，如图12中标号55和图13b中的SiN。
最后的步骤，如图12所示，移除垫氧化层18，接着形成栅极氧化层85，最后形成栅极连线70。
由上述本发明较佳实施例可知，应用本发明具有下列优点：1.保护上电极30的多晶硅防止其氧化，可以克服形成栅极氧化层时，上电极30会因为与抗反射层40附着不够紧密，而使上电极30的多晶硅氧化的缺点。2.氧化层60可作为蚀刻氮化硅层50的保护层，避免覆盖在上电极30的氮化硅层间隙壁55被过度蚀刻，因而氮化硅层间隙壁才能完全覆盖在上电极30，达成绝缘的目的。3.因为第1.和2.项的优点，字符线(栅极连线)就可以不需要遶过电容，因而缩短了字符线的长度，使得半导体组件速度更快，且可以减少芯片面积。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。