静电放电保护电路及其设计方法 【技术领域】
本发明有关于一种静电放电保护电路及其设计方法，特别有关于一种避免位于核心元件区的元件受到静电放电应力破坏的静电放电保护电路及其设计方法。
背景技术
静电放电(Electrostatic Discharge，以下以ESD简称)是普遍存在于集成电路的测量、组装、安装及使用过程中，其可能造成集成电路的损坏，并间接影响电子系统的功能。然而，形成ESD应力的原因，最常见的是下列三种模型：(1)人体放电模式(human body model)：美军军事标准883号方法3015.6(MIL-STD-883，Method 3015.6)所界定的模型，其代表人体所带静电碰触集成电路的接脚时所造成的ESD应力。(2)机器模式(machine model)：机器所带静电碰触集成电路接脚时所造成的ESD应力，以现有工业标准EIAJ-IC-121 method 20所界定之量测方法。(3)电荷元件模式(charge device model)：原已带有电荷的集成电路在随后的过程中，接触接地导电物质，因此对集成电路形成一ESD脉冲路径。
随着工艺技术的进步，ESD的耐受力已经是集成电路(integrated circuit，IC)可靠度的主要考量之一。尤其是半导体制程技术进入深次微米时代(deepsubmicron regime)后，缩小尺寸(scaled-down)的晶体管、较浅的掺杂接面深度、较薄的闸氧化层、轻掺杂的漏极结构(lightly-doped drain，LDD)、浅沟隔离(shallow trench isolation，STI)工艺以及金属硅化物(salicide)工艺等，对于ESD应力而言都是比较脆弱的。因此，在IC的输出入端便必须特别设计ESD防护电路，用以保护IC中的元件免于遭受ESD损害。
图1显示了芯片10接脚的示意图。其中，标号12A代表输入输出端的电源VDD(for I/O)，标号14A代表输入输出端的电源VSS(for I/O)，标号12B代表核心电路的电源VDD(for core)，标号14B代表核心电路的电源VSS(for core)，而标号16代表输入输出电路区的接脚。
一般地输出入端的ESD耐受力测试模式可以分成下列几种ESD测试模式：
(1)I/O接脚PS模式(positive voltage zapping to VSS mode)：一个正ESD脉冲施加于一受测的IC接脚16，且VSS(for I/O)14A接地，而其他的接脚全部为浮接(floating)状态；
(2)I/O接脚NS模式(negative voltage zapping to VSS mode)：一个负ESD脉冲施加于一受测的IC接脚16，且VSS(for I/O)14A接地，而其他的接脚全部为浮接状态；
(3)I/O接脚PD模式(positive voltage zapping to VDD mode)：一个正ESD脉冲施加于一受测的IC接脚16，且VDD(for I/O)12A接地，而其他的接脚全部为浮接状态；
(4)I/O接脚ND模式：一个负ESD脉冲施加于一受测的IC接脚16，且VDD(forI/O)12A接地，而其他的接脚全部为浮接状态。
(5)I/O电源PS模式：一个正ESD脉冲施加于一受测的IC接脚VDD(for I/O)12A，且VSS(for I/O)14A接地，而其他的接脚全部为浮接(floating)状态；
(6)I/O电源ND模式：一个负ESD脉冲施加于一受测的IC接脚VSS(for I/O)14A，且VDD(for I/O)12A接地，而其他的接脚全部为浮接(floating)状态；
(7)核心电源PS模式：一个正ESD脉冲施加于一受测的IC接脚VDD(for core)12B，且VSS(for core)14B接地，而其他的接脚全部为浮接(floating)状态；
(8)核心电源ND模式：一个负ESD脉冲施加于一受测的IC接脚VSS(for core)14B，且VDD(for core)12B接地，而其他的接脚全部为浮接(floating)状态；
然而，在执行核心电源PS模式测试时，常会发生无法通过测试的情形。原因如下：
图2显示了芯片10的核心电路区内部的部分电路。如图2所示，PMOS晶体管21的栅极以及源极耦接至电源(core VDD)，其漏极与NMOS晶体管23的漏极耦接，而MOS晶体管23的栅极耦接于电源(core VDD)，其源极耦接至接地点。为求核心电路区的电路操作更为快速，因此其内部晶体管的栅极氧化层皆采较薄的厚度，并于电源(core VDD)端提供较输入输出电路区低的电源。但是，在执行核心电源PS模式测试时，NMOS晶体管23的栅极氧化层通常无法承受来自电源(core VDD)端的高压静电放电应力而损坏，因此无法通过静电放电测试。
图3显示了晶圆内部电路NMOS晶体管受损比例与施加电压的关系图。如图所示，当外加电压增加至4V以前，即有电路元件受到外加电压的破坏，(在此为NMOS晶体管)，然此低电压通常无法使得抗静电装置发挥作用，显示传统藉由设置抗静电装置的方式并无法避免核心电路区被静电放电电压损坏。
【发明内容】
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种静电放电保护电路及其设计方法，能够提高芯片的核心电路区内部元件对静电放电的承受度。
为达到上述的目的，本发明提出一种静电放电保护电路，包括以下元件。一种静电放电保护电路，包括一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，核心元件区具有耦接于第二电源的接合垫，以及由第一PMOS晶体管以及第一NMOS晶体管所构成的第一反相逻辑闸。第一PMOS晶体管的源极耦接于第二电源，其漏极与第一NMOS晶体管的漏极耦接，而栅极与第一NMOS晶体管的栅极耦接，第一NMOS晶体管的源极耦接于接地电位。保护电路具有第二PMOS晶体管以及第二NMOS晶体管所构成的第二反相逻辑闸，第二PMOS晶体管的源极系耦接于第二电源，其漏极与第二NMOS晶体管的漏极耦接，并耦接于第一NMOS晶体管与第一PMOS晶体管栅极的连接点，而栅极与第二NMOS晶体管的栅极耦接，第二NMOS晶体管的源极以及栅极与第二PMOS晶体管栅极的连接点耦接于接地电位。
另外，本发明提出一种静电放电保护电路的设计方法，包括下列步骤。首先，提供一芯片，具有接收第一电源的输入输出装置区以及接收第二电源的核心元件区，核心元件区具有耦接于第二电源的接合垫，以及NMOS晶体管，其源极耦接于一接地电位。接下来，于NMOS晶体管的栅极与接合垫之间设置一保护电路，藉以降低于静电放电测试时，供应至上述栅极的电压。上述保护电路为输入端耦接于接地电位的反相逻辑闸，而输出端系耦接于NMOS晶体管之栅极。或者，上述保护电路可为栅极端耦接于接地电位的PMOS晶体管，PMOS晶体管的源极耦接于第二电源，而漏极与NMOS晶体管的栅极耦接。
【附图说明】
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图1显示了芯片10接脚的示意图。
图2显示了芯片10的核心电路区内部的部分电路。
图3显示了晶圆内部电路NMOS晶体管受损比例与施加电压的关系图。
图4显示了根据本发明第一实施例所述的静电放电保护电路的电路图。
图5显示了晶圆(圆片)内部电路PMOS晶体管受损比例与施加电压的关图。
图6显示了根据本发明第二实施例所述的静电放电保护电路的电路图。
【具体实施方式】
如上所述，由于核心电路区的电路元件因为操作特性及结构特质的缘故，很容易受到静电放电应力的破坏。因此，根据本发明实施例所述的静电放电保护电路的设计方法，主要是用以改善核心电路区对于静电放电的耐受力。
第一实施例
参阅图4，图4显示了据本发明第一实施例所述的静电放电保护电路的电路图。由于核心电路区内有许多NMOS晶体管，其静电耐受力普遍低于PMOS晶体管，而最容易导致ESD测试失败的情况即为当NMOS晶体管的栅极直接耦接至电源端，而源极耦接至接地点时，如NMOS晶体管53。如图4所示，NMOS晶体管53与PMOS晶体管51的栅极与漏极彼此耦接，PMOS晶体管51的源极耦接至核心电路区的操作电源端(core VDD)，而NMOS晶体管的源极耦接于接地点。
传统技术的NMOS晶体管栅极直接耦接至操作电源端(core VDD)，如图2所示，操作电源端(core VDD)同时也为执行核心电源PS模式测试时ESD应力进入芯片的核心电路区的直接途径。为了降低ESD应力对于NMOS晶体管栅极的冲击，本发明第一实施例于NMOS晶体管栅极与操作电源端(core VDD)之间加入一保护电路，即为PMOS晶体管55，PMOS晶体管55的源极耦接于操作电源端(core VDD)，栅极耦接于接地点，而漏极耦接至NMOS晶体管53的栅极。
图5显示了晶圆内部电路PMOS晶体管受损比例与施加电压的关系图。相较于图3，可发现PMOS晶体管栅极氧化层的崩溃电压高于NMOS约0.5V。因此，当发生静电放电事件时，PMOS晶体管55能够先行承受ESD应力，而在应力操过PMOS晶体管55所能承受的限度前，ESD装置(未显示)即开始动作，使得PMOS晶体管55免于受到破坏，达到避免NMOS晶体管53受到ESD应力破坏的目的。
再者，为了提高PMOS晶体管的ESD应力耐受力，可增加PMOS晶体管55的栅极氧化层厚度，以达到更佳的抗ESD应力效果。
第二实施例
参阅图6，图6显示了根据本发明第二实施例所述的静电放电保护电路的电路图。
本发明第二实施例于NMOS晶体管栅极与操作电源端(core VDD)之间加入一保护电路，即为反向逻辑闸70。反向逻辑闸70是由PMOS晶体管72以及NMOS晶体管74所组成，NMOS晶体管74与PMOS晶体管72的栅极与漏极彼此耦接且共同接至接地点，PMOS晶体管72的源极耦接至核心电路区的操作电源端(core VDD)，而NMOS晶体管源极耦接于接地点。
当发生静电放电事件时，PMOS晶体管72能够先行承受ESD应力，而在应力操过PMOS晶体管72所能承受的限度前，ESD装置(未显示)即开始动作，使得PMOS晶体管72免于受到破坏，达到避免NMOS晶体管53受到ESD应力破坏的目的。
再者，为了提高PMOS晶体管72的ESD应力耐受力，可增加PMOS晶体管72的栅极氧化层厚度，以达到更佳的抗ESD应力效果。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书的界定为准。