双金属氧化物-氮化物-氧化物半导体 阵列金属位结构及单个单元操作 【技术领域】
本发明涉及半导体闪存，并且特别涉及双MONOS快闪金属位阵列。
背景技术
一种MONOS EEPROM由单元(cell)的一阵列所组成，该单元可独立的程序化及读取，金属氧化半导体(MOS)场效晶体管形成MONOS EEPROM的独特内存单元，快闪MOS晶体管包括有一源极、漏极、及浮动栅极及一个连接到一字线(WL)的控制栅极，好几个电压施加到字线及位线上，以程序化单元及一二元的“1”或“0”、或以清除单元。
美国专利第6,248,633号(Ogura等)指向一种双MONOS单元结构，其具有一超短控制栅极信道及弹道电子注入到氮化物储存区、及快速低压程序化。美国专利第6,134,156号(Eitan)指向一种侦测一已选择内存单元内容的方法，其系包括有充电位线及漏极线。如美国专利第6,011,725号(Eitan)所示的一种阵列设计，指向一种多晶硅字线安排于单元的控制栅极上而连接到字线WL，即被称为双位NROM单元。美国专利申请第10/099,030号于2002年3月15日，描述提供一种内存单元选择及操作的方法，以在一MONOS内存单元中获得宽程序频宽及EEPROM清除能力。
图1A是显示现有技术双位NROM阵列的横剖面图，及一字线WL0、位扩散区BL0、BL1、BL2、及BL3、及氮化物储存区M0、M1、M2、及M3，双位NROM阵列的示意图如图1B所示，位线及字线系相互呈直角运行，在图2A是显示一种现有技术双MONOS阵列的横剖面图，及包括有位扩散区BL0、BL1、BL2及BL3、及控制栅极CG0、CG1及CG3、字线WL0及氮化物储存区M0、M1、M2、M3、M4、M5、M6及M7，控制栅极将置于氮化物储存及位线上的字线隔开。图2B是显示现有技术双MONOS阵列的示意图，在现有的MONOS MOS晶体管中，在MONOS组件控制栅极下的可程序化的组件为一氮化物(如图2A所示)，双MONOS内存单元由一控制栅极所组成，如单元[1]中的CG1，该单元[1]系在两各别区下，如M2及M3，该两各别区使用作为混合氮化层的储存区，位扩散区BL1置于控制栅极CG1下，且一独立的多晶硅字线WL0置于相邻单元的控制栅极之间。
美国专利申请第09/810,122号于2001年2月19日，指向提供一种排列逾一金属位阵列中的双MONOS内存单元，如同本发明图3所示地金属位双MONOS阵列，控制栅极线与字线系平行地运行，其是为了要简化制造程序步骤及掩盖层次，因此，必须排列阵列的架构，以致于金属位线与控制栅极线及字线两者平行的运行，金属位线系藉由轮流接触窗而连接到内存单元的接合面区，金属位阵列更类似一种折叠位线阵列，控制栅极线轮流与字线平行，由于L型内存单元，位选择无法为独立选择控制栅极。
【发明内容】
本发明的一主要目的，在于提供一种计算及选择双MONOS金属位线内存阵列的方法。
本发明的又一目的，在于提出一种内存单元，作为双MONOS金属位线内存单元的字线、位线极控制栅极的函数。
本发明的另一目的，在于形成一种独特的地址，其为一种三维双MONOS金属位线内存阵列的函数。
本发明的另一目的，在于提供在读取操作期间双MONOS金属位线阵列之电压条件。
本发明的另一目的，在于提供一种电压感测且读取双MONOS金属位线阵列单元的方法。
本发明的另一目的，在于提供一种电流感测且读取双MONOS金属位线阵列单元的方法。
本发明的另一目的，在于提供一种单个单元清除操作的方法及电压。
本发明介绍一种选择及计算金属位内存阵列的新颖方法，一内存单元的地址为字线、位线及控制栅极的函数，一组独特的地址位必须包含所有的三维，其中X维相对应字线地址、Y维相对应位线地址、及Z维相对应一个具有偶数及奇数特性的控制栅极。
【附图说明】
根据本发明的方法的特征与优点将由下列配合附图的说明而更清楚地被了解，包括有：
图1A是显示一种现有技术使用双位NORM单元的阵列的横剖面图。
图1B为一种现有技术双位NORM单元阵列的示意图。
图2A显示一种现有技术使用双MONOS扩散位单元的阵列的横剖面图。
图2B为一种现有技术扩散位单元双MONOS阵列的示意图。
图3为本发明双MONOS金属位内存阵列的示意图，显示一种卷标设计。
图4为本发明的示意图，显示在读取操作期间的电压条件。
图5是显示本发明的方块图，感测在双MONOS金属位阵列的单元电流。
图6是显示本发明的示意图，显示用于程序化操作将电压施加于MONOS金属位线阵列。
图7为本发明的示意图，显示用于单个单元清除操作将电压施加于MONOS金属位线阵列。
【具体实施方式】
图3是显示金属位线阵列的卷标设计的实施例，字线WL[0]及WL[1]、控制栅极线CG0、CG1及CG2互相轮流水平地运行，位线系垂直地运行，且标志为BL_EV0、BL_OD[0]、BL_EV[1]、BL_OD[1]、BL_EV[2]....等等，位线的奇数“_OD”及偶数“_EV”特性相对应到已选择控制栅极线的最不重要的位。对于一个已知的字线及控制栅极地址而言，字线地址数目由X地址而决定，控制栅极寻址为X及Z地址两者的函数，表1概述控制栅极寻址： X T Z 已选择字线 已选择控制栅极 已选择位线 0 0 0 WL[0] CG[0] BL_EV[0] 0 0 1 WL[0] CG[1] BL_OD[0] 1 0 0 WL[0] CG[2] BL_EV[0] 11 0 1 WL[0] CG[3] BL_OD[0]
表1
若X及Y两者为偶数时，则选择CG[X]，当X或Y为奇数时，则选择CG[X+1]，且若X及Z为奇数时，则选择CG[X+2]，位选择为Y及Z寻址的函数，若已选择控制栅极线系偶数时，则将会选择BL_EV[Y]，同样地，若已选择控制栅极线系为奇数时，则将选择BL_OD[Y]。
在读取及程序操作期间，在I/O(输入出)条(slice)中同时选择一个包含有一对两硬位(hard bits)的内存单元，一个储存区称之为一个“硬位”，且一个I/O条定义为一个内存单元的阵列，该内存单元分享一个单对感测放大器或程序锁存器，在I/O条中内存单元行的数目相当于Y位线译码。
在任何读取、程序或清除操作之前，内存的静止状态可为下列：所有的控制栅极及位线偏压到VDD、且所有的字线连接到GND。内存阵列的P井区连接到GND，施加VDD电压到所有控制栅极及位线的目的，有两个理由，第一，若将VDD及VCGo间的越控(override)控制栅极电压(其为控制栅极越控电压)充电时，读取存取时间会快些，第二个理由是，藉由施加一高电压到所有的位线可能只读取到一个内存单元，而不会受到邻近单元的信号影响。
图4显示在读取期间I/O条的电压状态，未选择单元的电压状态为如下所示：未选择位线10在VDD、未选择字线11在GND、及未选择控制栅极线12在VDD。当规定X、Y、Z地址时，一内存单元13是选自I/O条中，已选择控制栅极线14由X及Z地址而决定，且继续偏压到VDD、或浮动靠近VDD、或固定于接近VDD的某个电压，若VDD并不足以获得内存单元电流时，则已选择控制栅极线14可偏压到一个高于VDD的电压，但低于越控电压，相邻控制栅极线15(设定为一越控控制栅极)(其在已选择字线16的另一侧上)提升到VCGo(VCG越控)，已选择位线17(其由Y及Z地址所决定)下拉到GND或一个低的电压，两位线18及19(其与已选择位线17相邻)充电到VDD，然后将其浮动且连接到一感测放大器(称之VDD感测)，提升已选择字线16上的电压引发读取操作。当已选择字线16从GND提升到VDD时，在两浮动位线18及19上的电压将会停留在VDD、或下降，其依内存位的临限电压而定，虽然同时选择两内存位，但是在两感测位线18及19上的信号将独立地互相展开。
值得注意的是，CG线及位线的内定值静止电压接近于VDD，是为了使稳压器的数目减到最小。然而，对于其它理由(诸如较快的性能或信号展开)，使用较VDD低的或较VDD高的其它电压较为实际，CG及BL线的静止电压主要重要控制选择系，BL电压应高的足以抑制未选择单元的栅极到源极电压。
在位线信号发展期间，若感测位电压降到低于VDD负已选择字栅极的临限电压时，邻近内存单元的Vt会开始影响位线信号(若程序化到一个低临限内存状态时)，如此，若使用电压感测时，在位线电压降到低于VDD负内存单元字栅极的临限电压之前，此必须感测。
另一个感测金属位阵列的方法是藉由电流感测，图5显示电流感测的电路路径，感测位线30连接到去耦NMOS晶体管对31的源极/漏极，且另一个源极/漏极连接到一PMOS电流镜32，藉由设定源极和镜PMOS晶体管(分别为P1及P2)的比率而将增益加入到电流镜状态，W/L参考晶体管长度比率，其中W为晶体管宽度，且L为晶体管长度，可在镜状态中获得藉由m的一个概略参数的电流增益，其是藉由增加相同m参数的W/L比率。在电流感测期间，感测BL的电压固定于VDD-Vt-ntr，其中Vt-ntr为n信道通过晶体管的临限电压。为了要防止邻近单元受到位线信号影响，确保Vt-ntr＜＝字栅极Vt的状态是必要的，在此电流感测设计中，将已选择位线接地，然而，有两个晶体管N1及N2，其连接位线30以接地，晶体管N1为一大W、小L组件，其用以加快存取时间而快速下拉位线。晶体管N2可为一较小的W或较大的L组件，其在信号发展以维持一非移动感测位线电压期间可使用。为了要与感测位线上的上拉晶体管P1平衡而决定组件尺寸，若N2晶体管太强的话，则感测位线将向下移动。
图6显示在程序化模块金属位线阵列上的电压，相同的字节及控制栅极电压组选择作为读取操作(如图4所示)及相同的未选择字线、位线及控制栅极线电压，未选择位线10设定到VDD、且未选择字线设定到接地(GND)，在选择控制栅极线14的选择字线15相对侧上的相邻控制线16连接到一越控电压VCGo，选择控制栅极14及选择位线17提升到一个约5V的高电压，选择字线15系连接到一个约1V的低电压，两感测位线18及19连接到两程序锁存器用以“0”程序数据，其将下拉位线到GND或靠近GND，若在程序锁存器中的数据系为一“1”时，感测位线电压将停留在VDD，且内存单元将不会被程序化是因为字栅极电压负源极电压系小于内存单元的Vth，选择字线15的电压设定低到限制单元电流到一个约3～5uA的范围，其是藉由一个范围约0V到1.3V的字栅极电压。
有几个方法来分开金属扩散双MONOS阵列用于清除，最常见的方法是藉由128kb或更大的数据块长度来分开，然而，除了现有快闪清除之外，金属扩散双MONOS阵列具有独特的能力，其用以选择一内存单元的最小数据块长度(包含有硬位)。图7显示单内存单元清除13的建议电压状态、及邻近内存单元20的清除抑制，选择字线15相对侧上的控制栅极线16停留在静止电压上(靠近VDD)，且已选择字线14设定于约-1B、且越控栅极线12设定VCGO，已选择位线17偏压成为一个约4到5V的高电压VBLHI在4到5V，在这些电压状态中，内存单元13可藉由F-N(福勒-诺得汉)隧穿及热空穴(hot hole)清除而被清除掉，热空穴产生于高电压接合面的边缘上且移动到氮化物中，以再重组捕获电子，负字线电压会引起一藉由电容耦合的负字栅极信道电压，该电容耦合还可加速热空穴清除，特别是靠近字栅极，其来自高电压接合面。未选择内存单元20共享相同高电压位线及负控制栅极线作为选择记忆单元13。然而，热空穴接合电藉由下列额外的电压状态而被抑制：在选择字线15的选择控制栅极线15相对侧上的字线11系设定约为+3V，未选择位线10停留在静止电压(靠近VDD)、且靠近于选择位线17的位线18及19亦维持在VDD附近。可能进行单个单元清除，因为已选择控制栅极线14与已选择位线17呈直角，其容许选择两内存胞元113及20，在这两内存单元中，在一单元20中可抑制清除，其系藉由位线18及19通过一正电压，且在控制栅极线的越控控制栅极之下，及在连接到字线11的负偏压字栅极之下。在连接到位线17的高电压清除接合面上的电压，将会减少。在字栅极下的一信道电压(靠近于高电压接合面约1V以代替0V)可减少产生热空穴，且因此不会发生清除。
虽然本发明已参考其优选实施例而被特别地表示并说明，本领域普通技术人员应了解地是：可以在不背离本发明之精神与范畴的情况下，在形式上及细节上的作各种改变。