用于数字通信系统的传输电路 【技术领域】
本发明是提供一种用于数字通信系统的传输电路，更具体地说，是指一种以硬件电路加速数据格式转换来实现传输率适配层功能的传输电路。
背景技术
数字化的通信系统，能以有线或无线的方式将数字信号迅速确实地传递，促进人际沟通、信息流通与知识交换，所以已经成为现代信息社会最重要的基础之一。提升数字通信系统中各种数字电路处理数字信号的能力，也是当前信息产业致力研发的重点。
请参考图1。图1为一典型数字通信系统10中，数字数据传输流程的示意图。数字通信系统10可以是GSM(全球移动通信系统)的无线手机数字系统。在数字通信系统10中，设有不同的逻辑架构层，用来实现完整的数字通信功能；这些逻辑架构层包括有高层协议12、物理层14、传输率适配层(rateadaptation layer)16、以及后续的无线电传输网络18。高层协议12中包含有手机中的驱动程序、AT指令转译程序(interpreter)等等。当使用者要通过数字通信系统10将数据以无线电方式传输出去时，会先由高层协议12来处理数据传输的地址、传输格式及相关协议等，并依据不同的数据型态，分别进行对应的处理，再传送至物理层14。像在图1中的例子，就绘出了三种不同型态的数据，也就是透明数据(transparent data)20A、传真数据20B以及非透明数据(non-transparent data)20C。同时，传输信号时相关的传输指令20D也会被传输至物理层14。物理层14会进一步处理各数据，以便用无线电的方式将数据传输至无线电传输网络18。不过，由于不同型态地数据会以不同的传输率(也就是单比特时间中能传输的比特或数据量)传输于高层协议12及物理层14，以无线电方式将数据传输出去之前，要对各种不同传输率的数据进行数据缓冲、格式转换的处理，使得不同传输率的数据能以统一的传输率传输至无线电传输网络18；而数字通信系统10中的传输率适配层16就是用来协调不同传输率的不同型态数据，使其具有统一的传输率。在传输率适配层16中，是以不同的格式转换/数据缓冲模式22A、22B、22C，来分别处理透明数据20A、传真数据20B及非透明数据20C，最后并将指令20D通过格式转换24加入各型态的数据中，变成传输率统一的数据流，由无线电传输网络18传输出去。举例来说，在GSM系统中，处理透明数据20A的格式转换/数据缓冲处理22A，其包括有RA0转换函数及编码；格式转换/数据缓冲处理22B中则包括有T30’转换函数及比特反序(bit reversal)；处理非透明数据20C的格式转换/数据缓冲处理22C则包含有RLP+FCS转换；而格式转换24中则设有RA1’转换函数。以RA0转换函数来说，透明数据20A可能是以每秒300、1200、2400、4800、9600、14.4k(14400)比特的传输率输入至传输率适配层16。假设输入至传输率适配层16的数据依序为D1、D2...至D8八笔数字数据，且以每秒2400、4800、9600、14.4k比特的传输率输入，则RA0转换函数会依序输出为St、D1、D2、D3、D4、D5、D8、D7、D8、Sp的比特流；其中St、Sp为特殊的指令。若数据是以每秒1200比特的较慢传输率输入至传输率适配层16，则RA0转换函数会输出为St、St、D1、D1、D2、D2、D3、D3、D4、D4、D5、D5、D6、D6、D7、D7、D8、D8、Sp、Sp的比特流；换句话说，若数据以较慢的传输率输入至传输率适配层16，传输率适配层16会将某些数据重复，以产生出传输率较高的数据。若数据是以更慢的每秒300比特的传输率传输至传输率适配层，RA0转换函数数据重复的次数会更多。
除了缓冲不同传输率的数据，传输率适配层16还要同时对输入的数据进行必要的数据格式转换，再将格式转换后的数据输出。请参考图2A至图2D。图2A至图2D分别是四种不同的数据格式转换的示意图；其中数据A为待转换的数据，数据B为数据格式转换后的数据；而比特A0、A1、...至A7为数据A的各个比特，其中比特A0可视为数据的最高有效位(Most Significant Bit，MSB)。同理，比特B0、B1、...为数据B的各个比特，比特B0为数据B的最高有效位。传输率适配层16基本的数据格式转换包括有四种型态，配合图2A至图2D，可分别描述如下：
(1)调整待转换数据中各比特排列的顺序，形成转换后数据的比特。举例来说，如图2A所示，格式转换后的数据B，其第一个比特B0为数据A的比特A5；比特B1为数据A的比特A3，以此类推。最后，数据B的比特B7就等于数据A的比特A4。
(2)在待转换数据中插入另外的数据或指令比特以形成转换后数据。如图2B中的例子所示，是在数据格式转换后的数据B中插入了两个控制比特C0、C1，分别作为比特B4、B8。
(3)将待转换数据去除部分作为格式转换后的数据。举例来说，如图2C所示，格式转换后的数据B中仅对应于数据A中的比特A1至A6；比特A0、A7被舍弃。
(4)将待转换数据做处理运算后，将所得的结果插入至格式转换后的数据。如图2D所示，在格式转换后的数据B中，除了比特B0至B7分别对应于数据A的比特A0至A7，还可将数据A中的各比特进行逻辑运算OP，再将运算的结果插入数据B中。举例来说，逻辑运算OP可对数据A进行奇偶校验，并将算出来的奇偶校验比特插入数据B中。在图2D的例子中，逻辑运算OP的结果变成数据B的比特B8。当然，逻辑运算OP的结果也可插入至数据B的其它比特置。
在现有的数字通信系统中，是以微处理器(micro controller)来实现传输率适配层的数据缓冲、格式转换的功能。在数据缓冲的部分，微处理器可将传输率较慢的输入数据重复，或插入指令或其它比特，以产生传输率较快的输出数据；若输入至传输率适配层的数据，其传输率并非常数(也就是有时以高传输率输入，有时以低传输率输入)，微处理器也可以用内存暂存某些输入的数据，使得传输率适配层输出的数据能有均一的传输率。在数据格式转换的功能方面，现有技术中的微处理器则是依据预设的指令集所写成的程序，来进行数据格式转换。一般而言，微处理器中的指令集是以缓存器中比特平移(shift)、各比特逻辑运算等功能来组合出数据格式转换所需的运作。举例来说，当现有的微处理器要进行图2A中的数据格式转换，以便将数据A的各比特[A7、A6、A5、A4、A3、A2、A1、A0]转换为数据B中的各比特[A4、A0、A7、A1、A6、A2、A3、A5]时，就要进行下列的步骤：
步骤1：将一目的缓存器AR的各个比特设为0。
步骤2：将数据A复制至另一个缓存器BR中。
步骤3：以比特与运算(AND)的方式，将缓存器BR中的比特A7至A1屏蔽(mask)，也就是将缓存器BR中的比特[A7、A6、A5、A4、A3、A2、A1、A0]分别与一屏蔽数据[0、0、0、0、0、0、0、1]进行与运算，得到[0、0、0、0、0、0、0、A0]。
步骤4：以比特平移的方式将缓存器BR中的比特移动为[0、A0、0、0、0、0、0、0]；
步骤5：再将缓存器BR和目的缓存器AR的各个比特分别进行或运算(OR)，使得目的缓存器AR中变成[0、A0、0、0、0、0、0、0]，完成对单一比特的移动。
针对数据A中其它比特重复上述的步骤1至4(在步骤3中以不同的屏蔽数据、步骤4中将比特移至不同的比特置)，就能完成图2A中的数据格式转换。其它种类的数据格式转换也可由类似步骤来达成。
当要进行数据缓冲处理、调整传输率时，需涉及许多逻辑判断与运算，必须以微处理器来进行。但在现有技术中，数据格式的转换也需由微处理器依照指令集程序来进行；由于微处理器基本指令集无法直接描述数据格式转换，就必须要以繁复的步骤才能完成数据格式转换。就如上述所描述的，在现有技术中，仅仅移动一个比特，就要进行上述的步骤1至4，各步骤中也还有许多细节要进行(像是步骤4中，微处理器每一运作时钟脉冲周期中，仅能将一比特平移一个比特位置)。要以现有的方式来达成数据格式转换，就会耗费许多时间及微处理器资源。由于现代数字通信的数据流量渐增，对处理速度的要求也变得更严格；以现有的指令集程序配合微处理器来进行数据格式转换，势必难以应付现代数字通信系统对数据处理效率的高要求。
【发明内容】
因此，本发明的主要目的，在于提供一种以硬件电路直接实现传输率适配层中数据格式转换的传输电路，以解决现有技术的缺点。
在现有技术中，数字通信系统中传输率适配层的数据格式转换，是以微处理机依据指令集程序来进行的，由于指令集无法直接描述数据格式转换，必须要以繁复的指令及步骤才能完成数据格式转换，也造成数据格式转换的效率低落、占用大量微处理器资源。要储存数据格式转换的繁复程序，也要占用相当的存储空间。
本发明提供一种传输电路，用来以单比特时间第一个比特的传输率接收一输入数据，并根据该输入信号以单比特时间不同于该第一数量的第二个比特的传输率输出一输出数据；该传输电路包含有：一处理器，用来控制该传输电路的运作，其中该处理器接收该输入数据并对应地产生一具有多个比特的第一数据；以及一格式转换电路，电连接于该处理器，用来根据该第一数据产生一具有多个比特的第二数据，该格式转换电路包含有：多个输入单元，各输入单元用来接收该第一数据的一个比特；多个输出单元，各输出单元接收一比特后，将该比特输出以作为该第二数据中的一比特：以及一比特控制电路，电连于所述各输入单元及所述各输出单元之间，用来根据所述各输入单元接收的比特产生所述以输出单元传输的比特；其中该比特控制电路将一输入单元接收的比特以不经过其它输入单元及其它输出单元的方式传输至一输出单元，而在该输入单元接收的比特与该第一数据的最高有效位之间的比特数目，以及该输出单元传输的比特与该第二数据的最高有效位之间的比特数目，两比特数目是实质相异；而该处理器还根据该第二数据依序产生该输出数据。
本发明还提供一种实现数字通信系统中传输率适配层功能的电路，该电路接收具有一第一传输率的输入数据、并依据该输入数据输出具有一第二传输率的输出数据，该电路包含：一处理器，用来控制该电路的运作，该处理器接收该输入数据并对应地产生一具有多个比特的第一数据；以及一格式转换电路，电连接于该处理器，用来根据该第一数据以及来自该处理器之一的转换控制信号，以形成一第二数据并回传至该处理器；其中该处理器根据该第二数据以输出该具有第二传输率的输出信号。
本发明中的格式转换电路是以电路布线安排的方式来直接进行数据格式转换，不需以微处理器来进行数据格式转换，一方面大幅减少数据格式转换所占用的微处理器资源，增加数据格式转换的效率及处理速度，一方面也不需储存数据格式转换的程序，节省存储空间。而本发明中数据缓冲的功能则是以微处理器来实现。
【附图说明】
图1为一典型数字通信系统的逻辑架构示意图。
图2A至图2D为图1中不同型态数据格式转换的示意图。
图3为本发明传输电路的功能方块示意图。
图4为图3中格式转换电路一实施例的电路示意图。
图5A至图5D为图4中各子格式转换电路的电路示意图。
图6为图3中格式转换电路另一实施例的电路示意图。
图7A、7B为图6中各子格式转换电路的电路示意图。
图8为图3中格式转换电路又一实施例的电路示意图。
图式符号说明：
10数字通信系统 12高层协议
14物理层 16传输率适配层
18无线电频道 20A透明数据
20B传真数据 20C非透明数据
20D指令 22A-22C格式转换/数据缓冲处理
24格式转换处理 30传输电路
32A处理器 32B、42A-42C格式转换电路
34总线 36A输入数据
36B输出数据 38A待转换数据
38B转换后数据 40转换控制信号
40C控制数据 46A-46D解码器
50A输入单元 50B输出单元
52触发器 52T时钟脉冲端
54、62多任务器 54C、62C选择端
56A-56D、58A、58B、60比特控制电路
58比特传输电路
A、B数据 CNTL选择信号
C0、C1控制比特 OP逻辑运算
A0-A7、B0-B9、Cr0-Cr2、Cw0-Cw2、Cs比特
F1-F4、F13、F24子格式转换电路
OP1-OP3运算电路
bus_r1-bus_r4、bus_w1-bus_w4、
bus_r13、bus_r24、bus_w13、bus_w24、bus_r、bus_w使能信号
【具体实施方式】
请参考图3。图3为本发明用来实现数字通信系统中传输率适配层功能的传输电路30。在传输电路30中，设有一处理器32A及一格式转换电路32B；处理器32A与格式转换电路32B间可以用一总线34(或其它可交换信号的电路)在两者间传输信号。处理器32A用来处理数据缓冲、调节输出输入信号间不同的传输率；格式转换电路32B则专门用来以硬件电路来实现数据格式转换的功能。当有数据要输入至传输率适配层时，可经由总线34传入处理器32A，也就是图3中的输入数据36A。处理器32A接收输入数据36A后，会将需要格式转换的部分形成待转换数据38A，传输至格式转换电路32B，并藉由转换控制信号40来控制格式转换电路32B，进行必要的数据格式转换。格式转换电路32B对待转换数据38A完成数据格式转换后，就会形成转换后数据38B回传至处理器32A；处理器32A进行数据缓冲、调整传输率之后，就能对应地产生输出数据36B，由总线34输出，完成传输率适配层的功能。
本发明中的格式转换电路32B可以有许多种不同的实施方式。请参考图4(并同时参考图3)；图4为本发明中格式转换电路32B一实施例42A的功能方块示意图。如前所述，在传输率适配层中的数据格式转换有四种基本的型态，格式转换电路42A就是以四个子格式转换电路F1至F4来，分别进行这四种型态的数据格式转换；此外，格式转换电路42A还设有两个解码器46A、46B。如图3所示，处理器32A会将待转换数据38A、转换控制信号40传输至格式转换电路中以进行数据格式转换，并接收格式转换电路输出的转换后数据38B。在格式转换电路42A中，待转换数据38A分别传输至子格式转换电路F1至F4；转换控制信号40中则包括了一时钟脉冲clk、用来选择四种数据格式转换型态的比特Cr0、Cr1、Cw0、Cw1、以及其它必要的控制数据40C。其中，时钟脉冲clk用来协调数据传输；比特Cr0、Cr1则会输入至解码器46A中，产生出四个使能信号bus_r1至bus_r4。如图4所示，这些使能信号分别对应于一个子格式转换电路，一个使能信号可使一子格式转换电路运作而接收待转换数据38A，以执行特定型态的数据格式转换。同理，比特Cw0、Cw1也会输入至解码器46B中，产生出另外四个使能信号bus_w1至bus_w4；这些使能信号也各自对应于一个子格式转换电路；一个使能信号能控制一个子格式转换电路将数据格式转换后的结果(也就是转换后数据38B)输出至总线。举例来说，若要以子格式转换电路F1来进行一特定的数据格式转换，处理器32A就能将比特Cr0、Cr1分别设成0、0，使使能信号bus_r1为1(高比特准)，其它使能信号bus_r2至bus_r4为0(低比特准)。使能信号bus_r1会将子格式转换电路F1使能，并接收待转换数据38A开始进行数据格式转换；而子格式转换电路F2至F4会分别因为使能信号bus_r2至bus_r4为0而不进行数据格式转换。同时，处理器32B也会将比特Cw0、Cw1设成0、0，使使能信号bus_w1为1，以控制子格式转换电路F1将数据格式转换后的结果输出至总线上，形成转换后数据38B；而其它为0的使能信号bus_w2至bus_w4会分别使子格式转换电路F2至F4不会传输数据至总线上。改变比特Cr0、Cr1以及Cw0、Cw1的值，就能以不同的子格式转换电路来进行不同型态的数据格式转换。
至于图4中各子格式转换电路F1至F4的电路示意图，则分别示于图5A至图5D。图5A至图5D的四个子格式转换电路F1至F4，即是分别用来进行图2A至图2D的四种数据格式转换。现以图5A为例来说明各个子格式转换电路的基本电路结构。请参考图5A；图5A的子格式转换电路F1设有多个输入单元50A及多个输出单元50B；各输入单元50A分别用来接收待转换数据的一个比特(也就是比特A0至A7)，各输出单元50B则分别用来传输转换后数据的一个比特(也就是比特B0至B7)。各输入单元50A及输出单元50B间则以线路布线连接形成一比特控制电路56A。各输入单元50A中设有一多任务器54及一触发器(flip-flop)52；其中多任务器54设有一选择端54C及两个输入端(分别标示为0，1)，一输入端用来接收一个待转换数据的比特，选择端54C则接受使能信号bus_r1的控制，而多任务器54的输出端则连接于触发器52。触发器52设有一时钟脉冲端52T，用来接受时钟脉冲clk的控制。比特控制电路56A是以线路布设的方式来连接特定的输入单元50A及输出单元50B，以直接完成数据格式转换。输出单元50B可以用与门(ANDgate)来实现，各输出单元50B是将比特控制电路50C传来的数据和使能信号bus_w1做与运算。
图5A中的子格式转换电路F1工作的情形可描述如下。当处理器32B以比特Cr0、Cr1(请参考图4)通过解码器46A将使能信号bus_r1变为1后，各输入单元50A就会由各自的多任务器将待转换数据的各个比特A0至A7读入，并配合通过触发器的时钟脉冲clk的控制，将各比特同时传输至比特控制电路56A；比特控制电路56A是以电路布设的方式直接将各输入单元50A的比特传输至对应的输出单元50B，以直接达成数据格式转换的目的。像是图5A中比特控制电路56A的布线，就能直接达成图2A中改变比特顺序的数据格式转换(像是将待转换数据的比特A0变成转换后数据的比特B6，等等)，不必再经由繁复的微处理器指令集程序来达成。当处理器32B以比特Cw0、Cw1(见图4)通过解码器46B将使能信号bus_w1变为1后，子格式转换电路50B就能由各输出单元50B来输出转换后数据的各个比特B0至B7。由子格式转换电路F1的电路可知，比特A0至A7能经由各输入单元50A同时(在时钟脉冲clk的同一个周期中)通过比特控制电路56A并行传输至各个对应的输出单元50B，得到转换后数据的各个比特B0至B7。相较之下，现有技术中以微处理器来进行数据格式转换，就需要耗费许多时钟脉冲周期才能完成繁复的指令集程序；举例来说，仅仅将单一比特在缓存器中平移一个比特置，就需要一个时钟脉冲周期的时间；要完成前面讨论过的现有数据格式转换步骤1至4，势必要耗费数十个以上的时钟脉冲周期。
请参考图5B。图5B中的子格式转换电路F2是用来实现图2B中的数据格式转换，将两个控制比特C0、C1插入至转换后数据中。子格式转换电路F2中的输入单元50A、输出单元50B与图5B中的同名组件构造相同，其配合使能信号bus_r2、bus_w2及时钟脉冲clk以接收待转换数据的比特A0至A7、传输转换后数据的比特B0至B9等的工作情形也能同理类推，在不妨碍本发明技术公开的情形下，于此不再赘述。在图5B中的比特控制电路56B中，除了依照数据格式转换的需要将各输出单元连接于对应的输入单元，并另以比特传输电路58来将数据格式转换的控制比特C0、C1分别传输至比特B4、B8，以便将这两个控制比特插入至转换后数据中。控制比特C0、C1可归类于转换控制信号40中的控制数据40C(如图4所示)。
同理，图5C、5D中的子格式转换电路F3及子格式转换电路F4，则是以输入单元50A分别配合使能信号bus_r3、bus_r4及时钟脉冲clk来接收待转换电路的各个比特，并分别根据使能信号bus_w3、bus_w4的控制以输出单元50B将转换后数据的各个比特传输出去。图5C中的比特控制电路56C能实现图2C中的数据格式转换；图5D中的比特控制电路56D则能实现图2D中的数据格式转换。其中，比特控制电路56D另设有一运算电路OP1，运算电路OP1由各输入单元接收待转换数据的比特A0至A7后，会依照预设的逻辑运算法则得到运算结果，并插入至转换后数据中。像是图5D中的运算电路OP1就是将运算的结果传输至比特B8对应的输出单元，以便将运算的结果插入至转换后数据中。若有必要的话，也可用控制数据40C中的其它指令数据来控制运算电路OP1所进行的逻辑运算(例如：以不同的指令数据使运算电路OP1进行不同的逻辑运算)。
请参考图6。图6为本发明中格式转换电路另一实施例42B的电路示意图。格式转换电路42B中设有两个子格式转换电路F13、F24；各个格式转换电路能执行两种数据格式转换。类似于图4中的格式转换电路42A，格式转换电路42B也是以两个解码器46C、46D分别根据转换控制信号40中的比特Cr2、Cw2来产生使能信号bus_r13、bus_r24、bus_w13以及bus_w24。时钟脉冲clk用来控制待转换数据38A、转换后数据38B的传输。而由于本实施例中子格式转换电路F13、F24分别可进行两种不同的数据格式转换，故转换控制信号40中还有另一比特Cs来控制各个子格式转换电路要进行哪一种数据格式转换。在以下讨论的实施例中，子格式转换电路F13能进行图2A、图2C中的两种数据格式转换；子格式转换电路F24能进行图2B、二D中的两种数据格式转换。格式转换电路42B工作的原理可描述如下。举例来说，当处理器32A要以子格式转换电路F24进行图2D中的数据格式转换时，可将转换控制信号40中的比特Cr2、Cw2均设为1，使使能信号bus_r24、bus_w24为1(其它使能信号为0)，控制子格式转换电路F24接收待转换数据38A。而比特Cs也可设为1，控制子格式转换电路F24进行图2D中的数据格式转换。最后，使能信号bus_w24可控制子格式转换电路F24将转换后数据38B输出。
请继续参考图7A、图7B。图7A、7B分别是子格式转换电路F13、F24的电路示意图。如图7A所示，类似于子格式转换电路F1至F4，子格式转换电路F13也是以输入单元50A配合使能信号bus_r13及时钟脉冲clk来接收待转换数据的各个比特A0至A7；输出单元50B则配合使能信号bus_w13来将转换后数据的各个比特B0至B7传输出去。而比特控制电路58A则用来以布线方式将各个输入单元接收的比特传输到对应的输出单元。与子格式转换电路F1至F4不同的是，比特控制电路58A中另设有多个多任务器62，各多任务器62有两个输入端(分别标示为0、1)、一个用来接收比特Cs控制的选择端62C以及一个连接于一输出单元的输出端。当比特Cs为0时，各多任务器会将标示为0的输入端的比特传输至对应的输出单元；比特Cs为1时，输入至标示为1的输入端的比特会被传输至对应的输出单元。利用多任务器62的选择功能，就可在比特控制电路58A中同时布设能实现图2A、图2C中功能的线路。举例来说，在图2A中，比特B0等于比特A5，所以比特B0输出单元对应的多任务器62，其标示为0的输入端就用来接收比特A5；以此类推，比特B7等于比特A4，则比特B7输出单元对应的多任务器62，其标示为0的输入端就用来接收比特A4。换句话说，当比特Cs为0时，比特控制电路58A中形成的线路连接就能实现图2A中的数据格式转换。另一方面，在图2C中，比特B0就等于比特A1，比特B5则等于比特A6，故比特B0、B5输出单元对应多任务器标示为1的输出端，就分别用来接收比特A1、A6。由于在图2C中转换后数据仅有比特B0至B5，图7A中比特B6、B7输出单元对应的多任务器，其标示为1的输出端就连接至地端GND。这样一来，当比特Cs为1时，比特控制电路58A就能实现图2C中的数据格式转换了。总括来说，处理器32A以转换控制信号40中的比特Cs，就能控制子格式转换电路F13是进行图2A或图2C中的数据格式转换。
根据相同的原理，图7B中的子格式转换电路F24，也是以其比特控制电路58B中的多任务器62(以及比特Cs)来实现图2B及图2D中的数据格式转换；而其中的运算电路OP2则用来进行图2D中的逻辑运算OP，控制比特C0、C1则是图2B的数据格式转换中，要插入至转换后数据的比特。当比特Cs为0时，子格式转换电路F24能进行图2B中的数据格式转换，当比特Cs为1时，子格式转换电路F24能进行图2D中的数据格式转换。至于子格式转换电路F24中各输入单元50A配合使能信号bus_r24、时钟脉冲clk接收待转换数据、输出单元50B配合使能信号bus_w24传输转换后数据的工作情形，与前面各个子格式转换电路原理相同，于此不再赘述。
请参考图8。图8为本发明中格式转换电路另一实施例42C的电路示意图。格式转换电路42C中，是直接以比特控制电路60来实现四种数据格式转换的不同布线。待转换数据中的各个比特A0至A7，是根据转换控制信号40中的使能信号bus_w及时钟脉冲clk，由各输入单元50A接收。配合转换控制信号40中的使能信号bus_r，则能由各输出单元50B将转换后数据的各个比特B0至B9输出。类似于子格式转换电路F13、F24中的配置，比特控制电路60中也是以多任务器64来将四种数据格式转换所需的不同布线实现于同一比特控制电路60中。在比特控制电路60中，每个多任务器64对应于一输出单元，各多任务器64设有四个分别标示为0、1、2、3的输入端，一用来接收一选择信号CNTL的选择端64C，以及一连接于对应输出单元的输出端。选择信号CNTL可以是两比特的控制信号，用来控制各多任务器64要将哪一个输入端的输入比特传输至对应的输出单元。这样一来，处理器32A只要控制选择信号CNTL，就可以控制格式转换电路42C要进行何种数据格式转换。举例来说，在图2A、二B、二C及二D的数据格式转换中，转换后数据的比特B0分别等于待转换数据中的比特A5、A0、A1及A0；比特B0输出单元对应的多任务器，其标示为0、1、2、3的输入端，就分别用来接收比特A5、A0、A1、A0。以此类推，比特B6在图2A至图2D的四种数据格式转换中，分别等于比特A0、A5、不输出以及比特A6，所以比特A6输出单元对应多任务器64标示为0、1、2、3的输入端，就分别用来接收比特A0、A5、地端GND及比特A6。通过选择信号CNTL将多任务器64标示为0、1、2、3输入端接收的输入比特传输至对应的输出单元，就分别能实现图2A至图2D中的数据格式转换了。至于比特控制电路60中的运算电路OP3，是用来实现图2D中的逻辑运算OP；另外比特控制电路60也能接收转换控制信号40中的控制比特C0、C1，以实现图2B中的数据格式转换。
在现有技术的数字通信系统中，是以微处理器依照指令集程序来进行传输率适配层的数据格式转换。由于微处理器的基本指令无法直接描述数据格式转换，必须要以繁复的步骤才能完成数据格式转换，不仅要占用较多的处理器资源，也会耗费较多的时间，并使数据处理的效率降低，储存指令集程序也要另外占用系统中的存储空间。相较之下，本发明中则是以处理器负责数据缓冲，并特别另设一硬件的数据格式转换电路，专门用来进行数据格式转换。在以上的讨论中，不论是格式转换电路42A、42B或是42C，都能以比特控制电路中的布线来直接实现各种数据格式转换，能对待转换数据中的各个比特同步处理，在同一时钟脉冲周期中就产生出转换后数据的各个比特，大幅增加数据格式转换的效率，也不会占用处理器资源，更不必储存数据格式转换的程序。根据相关数据显示，本发明中的格式转换电路能将数据格式转换所耗用的时间大幅减少百分之九十，足以证明本发明优于现有技术之处。请注意，为了讨论的方便，数据格式转换的四种型态是以图2A至图2D中所示为具体的例子，格式转换电路42A至42C也是用来实现图2A至二D中的数据格式转换；但本发明的技术精神能普遍运用于各种不同的数据格式转换，并不限于图2A至图2D中的例子。
以上所述仅为本发明的优选实施例，凡依本发明权利要求范围所做的各种变化与修饰，都应属本发明专利所涵盖的范围。