半导体器件及其制造方法 【技术领域】
本发明涉及一种半导体器件及制造该半导体器件的方法，该半导体器件中，元件区域被在半导体衬底中形成的沟槽隔开。更具体地说，本发明涉及一种半导体器件及制造该半导体器件的方法，该半导体器件中，高电压下运行的晶体管和低电压下运行的晶体管形成在同一个衬底上。
背景技术
近年来，集中擦除型闪存，例如EEPROM(电可擦除可编程只读存储器)，已经开始在IC卡等当中使用。EEPROM的存储单元有浮动栅和控制栅两个栅极，通过控制向浮动栅提供电荷和从浮动栅接收电荷执行数据的写/擦。
闪存拥有驱动电路来驱动存储单元。而且，近年来还开发了LSI系统，其中存储单元和CPU或其他逻辑电路形成在同一个半导体衬底上。在下文中，与存储单元形成在同一半导体衬底上的驱动电路和逻辑电路都被称作外围电路。
图1A至1G是按照制造步骤的顺序，示出制造半导体器件(闪存)的传统方法的截面图。附带地，在图1A至1G中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图1A所示，在半导体衬底100上形成衬垫氧化膜(pad oxidefilm)101，通过CVD(化学气相沉积)处理在衬垫氧化膜上形成氮化硅膜102。附带地，有时可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜102。
然后，如图1B所示，通过光刻处理把氮化硅膜102图案化(pattern)为预定的形状。然后，利用该氮化硅膜102作为掩模，腐蚀衬垫氧化膜101和半导体衬底100，从而分别在存储单元形成区和外围电路形成区形成浅沟槽103a和103b。
然后，如图1C所示，通过在半导体衬底100上层的整个表面上沉积氧化硅，形成氧化硅膜105，并且沟槽103a和103b被氧化硅嵌入。其后，氧化硅膜105和氮化硅膜102通过例如CMP(化学机械抛光)处理被抛光，从而使这些薄膜地表面平坦。然而在本步骤中，仅需要将各沟槽103a和103b中的氧化硅相互隔离，而且在氮化硅膜102被彻底去除之前完成抛光。
然后，如图1D所示，通过腐蚀去除氮化硅膜102。在下文中，在存储单元形成区的沟槽103a中由氧化硅形成的膜被称作元件隔离膜106a，在外围电路形成区的沟槽103b中由氧化硅形成的膜被称作元件隔离膜106b。
然后，如图1E所示，通过腐蚀去除衬垫氧化膜101之后，在存储单元形成区和外围电路形成区，通过氧化裸露的衬底表面分别形成各自具有规定厚度的隧道氧化膜107a和栅氧化膜107b。
然后，如图1F所示，在存储单元形成区形成浮动栅108a、中间绝缘膜109和控制栅110a，在外围电路形成区的栅氧化膜107b上形成栅极110b。在各存储单元区域的隧道氧化膜107a上形成浮动栅108a，每个隧道氧化膜上有一个浮动栅，并形成控制栅110a，使其从形成为一列的多个浮动栅108a的上面通过。
然后，使用控制栅110a和栅极110b作为掩模，通过在半导体衬底100的表面上掺杂杂质形成源/漏层(未示出)。此外，在半导体衬底100上层的整个表面上形成层间绝缘膜111，控制栅110a和栅极110b被该层间绝缘膜111覆盖。
随后，在层间绝缘膜111的预定位置通过光刻处理形成接触孔(未示出)。然后，在半导体衬底100上层的整个表面上形成金属膜，并通过图案化该金属膜，如图1G所示，在存储单元形成区形成位线112a，在外围电路形成区形成连接线112b。如此完成闪存。
然而，本发明者认为制造半导体器件的上述传统方法存在以下问题。
图2是元件隔离膜顶部边缘部分形状的放大图。如该图2所示，在传统方法中，元件隔离膜106顶部边缘部分和半导体衬底100之间界面的曲率很小，因此出现稀薄化(thinning)(在拐角部分的附近绝缘膜变薄的现象)。因为这个原因，出现与存储单元并联的寄生晶体管，结果在存储单元的电流电压特性中出现峰值，导致漏电流的增加。
而且，与处于3.3V或更低电压的外围电路中的晶体管相比，约20V高的电压被施加在存储单元上。因此，当元件隔离膜106顶部边缘部分和半导体衬底100之间界面的曲率很小时，强电场集中在这一部分，从而引起向浮动栅108a提供电荷和从其接收电荷的可控性降低的问题以及隧道氧化膜107被击穿的问题。
另一方面，可以考虑增加元件隔离膜106顶部边缘部分和半导体衬底100之间界面的曲率。然而，这样的话，元件区域的面积将不可避免地变小，结果是组成外围电路的晶体管的电流驱动能力降低，导致运行速度的降低。当元件隔离膜106顶部边缘部分和半导体衬底100之间界面的曲率增加时，同时增加外围电路形成区的元件区域的面积，则会削弱半导体器件的高度集成。
附带地，在专利申请公开(KOKAI)2000-269450中，提议将外围电路形成区元件区域边缘的曲率增加到比存储单元形成区元件区域边缘曲率大的数值。然而，这样的话，就不可能防止通过存储单元向浮动栅提供电荷和从其接收电荷的可控性的降低，也不可能防止隧道氧化膜的击穿。而且，不可能防止外围电路驱动能力的降低和集成密度的降低。
【发明内容】
本发明的一个目的是提供一种半导体器件以及制造这种半导体器件的方法，这种半导体器件在保证被施加了高电压的晶体管栅绝缘膜的可靠性的同时，避免了在低电压下运行的晶体管的电流驱动能力的降低，并且还可以实现半导体器件的高度集成。
本发明的半导体器件包括：多个在半导体衬底第一区域中形成的第一元件；在第一区域的第一元件之间形成的第一沟槽；包括填充第一沟槽的绝缘材料的第一元件隔离膜；多个在半导体衬底第二区域形成的第二元件，其上施加了高于第一元件的电压；在第二区域的第二元件之间形成的第二沟槽；包括填充第二沟槽的绝缘材料的第二元件隔离膜，第二元件隔离膜顶部边缘部分和半导体衬底之间界面的曲率大于第一元件隔离膜顶部边缘部分和半导体衬底之间界面的曲率。
本发明中，在其中形成了被施加高电压的第二元件的第二元件区域中，元件隔离膜(第二元件隔离膜)顶部边缘部分和半导体衬底之间界面的曲率大。由此，避免了在半导体衬底边缘电场的集中，并且防止了栅绝缘膜的击穿以及栅绝缘膜特性的变化。此外，在其中形成了在低电压下工作的元件的第一元件区域中，元件隔离膜(第一元件隔离膜)顶部边缘部分和半导体衬底之间界面的曲率小，因此元件可以高密度集成。
本发明制造半导体器件的方法包括如下步骤：在半导体衬底的第一区域中形成多个第一沟槽，以及在半导体衬底第二区域中形成多个第二沟槽；增大第二沟槽顶部边缘部分的曲率；用绝缘材料填充第一和第二沟槽；和在第一区域中形成第一元件及在第二区域中形成第二元件，向第二元件提供比第一元件高的电压。
例如，在半导体衬底上的第一和第二区域中形成由氧化硅构成的第一绝缘膜，在这个第一绝缘膜上形成由氮化硅构成的第二绝缘膜。在图案化第二绝缘膜之后，通过利用第二绝缘膜作为掩模来腐蚀第一绝缘膜和半导体衬底，而在第一区域中形成第一沟槽，在第二区域中形成第二沟槽。
然后，进行第二区域第一绝缘膜的侧腐蚀。由此，在第二沟槽周围的半导体衬底和第二绝缘膜之间形成间隙。当沟槽的内表面被氧化时，通过该间隙促进对沟槽周围半导体衬底表面的氧化。因此，第二沟槽顶部半导体衬底拐角的曲率变得比第一沟槽顶部半导体衬底拐角的曲率大。其后，通过用绝缘材料填充第一和第二沟槽形成元件隔离膜，在第一区域形成在低电压下运行的金属氧化物半导体(MOS)晶体管或其他类似元件，在第二区域形成被提供给高电压的元件，例如非易失性存储器的存储单元。
如上所述，本发明中，第一区域的沟槽顶部边缘部分和半导体衬底之间界面的曲率被减小，所以诸如MOS晶体管的元件可以被高密度集成。此外，因为第二区域的沟槽顶部边缘部分和半导体衬底之间界面的曲率被增大，所以避免了电场在局部集中，并且防止了隧道氧化膜或其他类似物的击穿以及隧道氧化膜或其他类似物的特性变化。
有一种方法将连同后面提及的实施例被描述，作为使第一区域沟槽顶部边缘部分的曲率减小和第二区域沟槽顶部边缘部分的曲率增大的方法，该方法包括例如在第二区域的半导体衬底上形成厚的氧化硅膜，以及在第一区域的半导体衬底上形成薄的氧化硅膜。这种情况下，因为相对大量的氧气通过厚的氧化硅膜被提供给沟槽周围的衬底表面，所以促进了对第二区域中沟槽周围的衬底表面的氧化。由此，在第二区域沟槽顶部的半导体衬底拐角的曲率比第一区域有所增大。
另外，为了增加沟槽顶部半导体衬底边缘的曲率，还有如下方法：包括首先形成沟槽，然后在半导体衬底和沟槽周围的绝缘膜之间形成间隙之后，通过在氢环境中进行热处理来氧化衬底表面的方法；包括在使用抗蚀剂膜作为掩模，通过适当控制腐蚀处理中的腐蚀条件而暴露出沟槽周围的半导体衬底表面之后，氧化该衬底表面的方法；以及其他类似方法。
【附图说明】
图1A至1G是按照步骤顺序示出半导体器件(闪存)传统制造方法的截面图。
图2是示出元件隔离膜顶部边缘部分形状的放大图。
图3A至3I是按照步骤顺序示出本发明第一实施例中半导体器件(闪存)制造方法的截面图。
图4A是示出第一实施例中半导体器件存储单元形成区中沟槽顶部边缘部分的放大图；图4B是示出外围电路形成区中沟槽顶部边缘部分的放大图。
图5A至5I是按照步骤顺序示出本发明第二实施例中半导体器件(闪存)制造方法的截面图。
图6A至6G是按照步骤顺序示出本发明第三实施例中半导体器件(闪存)制造方法的截面图。
图7A至7I是按照步骤顺序示出本发明第四实施例中半导体器件(闪存)制造方法的截面图。
图8A是示出第四实施例中半导体器件存储单元形成区中元件隔离膜顶部边缘部分形状的放大图；图8B是示出外围电路形成区中元件隔离膜顶部边缘部分形状的放大图。
图9A至9H是按照步骤顺序示出本发明第五实施例中半导体器件(闪存)制造方法的截面图；和
图10A至10H是按照步骤顺序示出本发明第六实施例中半导体器件(闪存)制造方法的截面图。
【具体实施方式】
本发明的实施例将参照附图作如下描述。
(第一实施例)
图3A至3I是按照步骤顺序示出本发明第一实施例中的半导体器件制造方法的截面图。附带地，该实施例示出本发明应用于制造具有存储单元和驱动存储单元的外围电路的闪存(EEPROM)的示例。在图3A至3I中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图3A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜11，通过CVD处理在衬垫氧化膜11上形成氮化硅膜12。附带地，可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜12。
然后，如图3B所示，通过光刻处理腐蚀氮化硅膜12，存储单元形成区和外围电路形成区的元件隔离区域上的氮化硅膜12被去除，仅保留元件区域的氮化硅膜12。并且通过使用剩余的氮化硅膜12作为掩模来腐蚀衬垫氧化膜11和半导体衬底10，分别在存储单元形成区和外围电路形成区上形成浅沟槽13a、13b。
然后，形成覆盖外围电路形成区的抗蚀剂膜(未示出)。在提供了对氧化硅膜各向同性腐蚀的条件下，衬垫氧化膜11的边缘部分被腐蚀(侧腐蚀)。由此，如图3C所示，在沟槽13a周围的氮化硅膜12和半导体衬底10之间形成间隙。
然后，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽13a、13b的内表面上形成等于或大于5nm厚度的氧化硅膜14，如图3D所示。
因为此时在该实施例中，在沟槽13a顶部边缘部分，预先准备了半导体衬底10和氮化硅膜12之间的间隙，所以促进了向沟槽13a顶部边缘部分的氧化剂(氧气)供应。由此，在该部位形成厚的氧化膜(鸟嘴式)，如图3D所示，并且同时沟槽13a周围的半导体衬底10的拐角呈现为圆形(rounded shape)。
然后，如图3E所示，通过高密度等离子CVD处理，在半导体衬底10上层的整个表面上沉积氧化硅，形成氧化硅膜15，并且沟槽13a、13b被氧化硅嵌入。之后，氧化硅膜15和氮化硅膜12通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。然而在本步骤中，仅需要将各沟槽13a、13b中的氧化硅相互隔离，而且在氮化硅膜12被彻底去除之前完成抛光。此外，可以回蚀氧化硅膜15直到氮化硅膜12的侧面暴露到一定程度，以取代通过CMP处理抛光氧化硅膜15。
然后，如图3F所示，氮化硅膜12通过使用诸如热磷酸的湿法腐蚀被去除。在下文中，在存储单元形成区的沟槽13a中由氧化硅形成的膜被称作元件隔离膜16a，在外围电路形成区的沟槽13b中由氧化硅形成的膜被称作元件隔离膜16b。
然后，通过腐蚀衬垫氧化膜11，暴露出半导体衬底10的表面。此时元件隔离膜16a、16b也被腐蚀，造成膜厚度减小。之后，通过对因去除衬垫氧化膜11而暴露出的半导体衬底10的表面进行热氧化，如图3G所示，在存储单元形成区形成隧道氧化膜17a，在外围电路形成区形成栅氧化膜17b。根据各自所需的规格来设置隧道氧化膜17a和栅氧化膜17b的膜厚度。
然后，如图3H所示，在存储单元形成区形成浮动栅18a、中间绝缘膜19和控制栅20a，在外围电路形成区的栅氧化膜17b上形成栅极20b。浮动栅18a形成在各存储单元区域的隧道氧化膜17a上，每个隧道氧化膜17b上有一个浮动栅18a。此外，形成控制栅20a，使其从形成为一列的多个浮动栅18a的上面通过。
然后，使用控制栅20a和栅极20b作为掩模，通过在半导体衬底10的表面上掺杂杂质，形成了源/漏层(未示出)。此外，由氧化硅构成的层间绝缘膜21，例如在半导体衬底10的整个上表面上形成，控制栅20a和栅极20b被该层间绝缘膜21覆盖。
然后，在层间绝缘膜21的预定位置通过光刻处理形成接触孔(未示出)。在半导体衬底10的整个上表面上形成金属膜，并通过图案化该金属膜，如图3I所示，在存储单元形成区形成位线22a，在外围电路形成区形成规定的连接线22b。如此完成闪存。
在本实施例中，如图3C所示，通过侧腐蚀衬垫氧化膜11，在存储单元形成区沟槽13a的顶部边缘部分的半导体衬底10和氮化硅膜12之间形成间隙。由于该间隙，当沟槽13a的内表面被氧化时，沟槽13a的顶部边缘部分的氧化被促进，并且由此，半导体衬底10顶部拐角的曲率增大，如图4A所示。另一方面，因为在外围电路形成区，衬垫氧化膜11没有被侧腐蚀，所以沟槽13b边缘的氧化被抑制，并且由此，半导体衬底10的顶部拐角的曲率减小，如图4B所示。
由此，在存储单元形成区避免了由稀薄化和电场集中产生的特性变化，并在外围电路形成区避免了电流驱动能力的降低。此外，因为在本实施例中不用扩大外围电路形成区的元件区域就可以得到所规定的电流驱动能力，所以半导体器件的高度集成成为可能。
此外，在本实施例中，半导体衬底10和元件隔离膜16a的顶部边缘部分之间的界面获得了大曲率的曲面，并能够以均匀厚度形成隧道氧化膜。因此，隧道氧化膜17a具有高可靠性。
(第二实施例)
图5A至5I是按照步骤顺序示出本发明第二实施例中的半导体器件(闪存)制造方法的截面图。在图5A至5I中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图5A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜21。存储单元形成区被抗蚀剂膜(未示出)覆盖，外围电路形成区的衬垫氧化膜21被去除，如图5B所示。
然后，如图5C所示，通过再次对半导体衬底10的表面进行热氧化，在存储单元形成区形成衬垫氧化膜22a，在外围电路形成区形成衬垫氧化膜22b。
然后，如图5D所示，通过CVD处理在衬垫氧化膜22a、22b上形成氮化硅膜23。可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜23。
然后，如图5E所示，通过光刻处理腐蚀氮化硅膜23，元件隔离区域的氮化硅膜23被去除，仅在元件区域保留氮化硅膜23。然后通过使用剩余的氮化硅膜23作为掩模来腐蚀衬垫氧化膜22a、22b和半导体衬底10，分别在存储单元形成区和外围电路形成区形成浅沟槽24a和24b。
然后，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽24a、24b的内表面上形成等于或大于5nm厚度的氧化硅膜25，如图5F所示。
因为此时，在存储单元形成区沟槽24a的周围形成厚的衬垫氧化膜22a，所以相对大量的氧化剂(氧气)通过衬垫氧化膜22a被供应到沟槽24a周围的衬底表面。由此，沟槽24a周围的半导体衬底10的拐角呈现为圆形，如图5F所示。
然后，如图5G所示，通过高密度等离子CVD处理，在半导体衬底10的整个上表面上沉积氧化硅，形成氧化硅膜26，并且沟槽24a、24b被氧化硅嵌入。之后，氧化硅膜26和氮化硅膜23通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。在该步骤中，仅需要将各沟槽24a、24b中的氧化硅相互隔离，而且在氮化硅膜23被彻底去除之前完成抛光。氧化硅膜26可以被腐蚀，直到氮化硅膜23的侧面暴露到一定程度，以取代通过CMP处理抛光氧化硅膜26。
然后，如图5H所示，通过使用诸如热磷酸去除氮化硅膜23。在下文中，在存储单元形成区的沟槽24a中由氧化硅形成的膜被称作元件隔离膜27a，在外围电路形成区的沟槽24b中由氧化硅形成的膜被称作元件隔离膜27b。
然后，如图5I所示，通过腐蚀衬垫氧化膜22a、22b，暴露出衬底10的表面。此时元件隔离膜27a、27b也被腐蚀，造成膜厚度减小。之后，通过对因腐蚀衬垫氧化膜22a、22b而暴露出的半导体衬底10的表面进行热氧化，在存储单元形成区形成隧道氧化膜28a，在外围电路形成区形成栅氧化膜28b。根据各自所需的规格来设置隧道氧化膜28a和栅氧化膜28b的膜厚度。
随后，以与第一实施例中相同的方式，在存储单元形成区形成浮动栅、中间绝缘膜和控制栅，在外围电路形成区形成栅极，并且形成层间绝缘膜、位线和其他连接线(参考图3I)。如此完成闪存。
在本实施例中，如图5C所示，在存储单元形成区形成了厚的衬垫氧化膜22a。由于这个原因，当沟槽24a的内表面被氧化时，相对大量的氧化剂(氧气)通过衬垫氧化膜22a被供应到沟槽24a顶部的边缘部分，沟槽24a顶部边缘部分的氧化被促进，因而沟槽24a周围半导体衬底10的拐角曲率增大，如图5F所示。另一方面，在外围电路形成区，衬垫氧化膜22b薄，所以在沟槽24b边缘部分的氧气量小，因而在本实施例中也能够得到与第一实施例相同的效果。
此外，因为在本实施例中，沟槽24a周围半导体衬底10拐角的曲率由衬垫氧化膜22a的厚度来决定，所以本实施例具有比第一实施例易于控制曲率的优点。
(第三实施例)
图6A至6G是按照步骤顺序示出本发明第三实施例中的半导体器件(闪存)制造方法的截面图。在图6A至6G中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图6A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜31，通过CVD处理在衬垫氧化膜31上形成氮化硅膜32。可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜32。
然后，如图6B所示，在氮化硅膜32上形成在对应存储单元形成区元件隔离区域的部分具有开口的抗蚀剂膜33。在通过使用抗蚀剂膜33作为掩模，相继腐蚀氮化硅膜32和衬垫氧化膜31之后，通过进一步地腐蚀半导体衬底10形成浅沟槽34。
如果此时适当地控制腐蚀条件，则在腐蚀进行时，有机物质(从抗蚀剂膜33释放出的有机物质)覆盖了抗蚀剂膜33附近的衬底表面，使沟槽34的宽度变得比抗蚀剂膜33开口的宽度更窄，如图6B所示。形成沟槽34后，去除抗蚀剂膜33。
然后，形成在对应外围电路形成区的元件隔离区域的部分具有开口的抗蚀剂膜(未示出)。在通过使用该抗蚀剂膜作为掩模腐蚀氮化硅膜32之后，去除该抗蚀剂膜。之后，通过使用氮化硅膜32作为掩模，腐蚀外围电路形成区的衬垫氧化膜31和半导体衬底10，形成浅沟槽35，如图6C所示。
然后，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽34、35的内表面上形成等于或大于5nm厚度的氧化硅膜36，如图6D所示。
因为此时在该实施例中，半导体衬底10的上表面暴露于沟槽34的顶部边缘部分，所以氧化剂(氧气)被供应到沟槽34的边缘部分，因此，如图6D所示，形成厚的氧化膜(鸟嘴式)，同时，沟槽34周围的半导体衬底10的拐角呈现为圆形。
然后，如图6E所示，通过高密度等离子CVD处理，在半导体衬底10顶部的整个表面上沉积氧化硅，形成氧化硅膜37，并且沟槽34、35被氧化硅嵌入。之后，氧化硅膜37和氮化硅膜32通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。然而在本步骤中，仅需要将各沟槽34、35中的氧化硅相互隔离，而且在氮化硅膜32被彻底去除之前完成抛光。此外，可以回蚀氧化硅膜37，直到氮化硅膜32的侧面暴露到一定程度，以取代通过CMP处理抛光氧化硅膜32。
然后，如图6F所示，通过使用诸如热磷酸的湿法腐蚀去除氮化硅膜32。在下文中，在存储单元形成区的沟槽34中由氧化硅形成的膜被称作元件隔离膜38a，在外围电路形成区的沟槽35中由氧化硅形成的膜被称作元件隔离膜38b。
然后，通过腐蚀衬垫氧化膜32暴露出所述衬底10的表面。同时元件隔离膜38a、38b也被腐蚀，造成膜厚度减小。之后，通过对因腐蚀衬垫氧化膜32而暴露出的半导体衬底10的表面进行热氧化，如图6G所示，在存储单元形成区形成隧道氧化膜39a，在外围电路形成区形成栅氧化膜39b。根据各自所需的规格来设置隧道氧化膜39a和栅氧化膜39b的膜厚度。
随后，以与第一实施例中相同的方式，在存储单元形成区形成浮动栅、中间绝缘膜和控制栅，在外围电路形成区形成栅极，还形成层间绝缘膜、位线和其他连接线(参考图3I)。如此完成闪存。
在本实施例中，如图6B所示，通过控制形成沟槽34的腐蚀条件，使沟槽34的宽度比抗蚀剂膜33的开口宽度狭窄。由于这个原因，当沟槽34的内表面被氧化时，顶部边缘部分34的氧化被促进，因而沟槽34周围半导体衬底10的拐角曲率增大，如图6D所示。另一方面，在外围电路形成区，以抗蚀剂膜开口的宽度形成了沟槽35，所以，供给沟槽35顶部边缘部分的氧化剂(氧气)量小，因而沟槽35侧面上的半导体衬底10的拐角曲率减小。因此，在本实施例中也能够得到与第一实施例相同的效果。
此外，在本实施例中，存储单元形成区元件隔离膜38a的膜厚度和外围电路形成区元件隔离膜38b的膜厚度可以各自设置为所需厚度。
(第四实施例)
图7A至7I是按照步骤顺序示出本发明第四实施例中的半导体器件(闪存)制造方法的截面图。在图7A至7I中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图7A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜41。存储单元形成区被抗蚀剂膜(未示出)覆盖，外围电路形成区的衬垫氧化膜41被去除，如图7B所示。
然后，如图7C所示，通过再次对半导体衬底10的表面进行热氧化，在存储单元形成区形成衬垫氧化膜42a，在外围电路形成区形成衬垫氧化膜42b。附带地，可以形成氮氧化物膜(SiON)来代替衬垫氧化膜42a、42b。
然后，如图7D所示，通过CVD处理，在衬垫氧化膜42a、42b上形成掺杂磷(P)的多晶硅膜(或非晶硅膜)43。
然后，如图7E所示，通过CVD处理在多晶硅膜43上形成氮化硅膜44。可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜44。
然后，通过光刻处理腐蚀氮化硅膜44，元件隔离区域的氮化硅膜44被去除，仅在元件区域保留氮化硅膜44。然后通过使用剩余的氮化硅膜44作为掩模，腐蚀多晶硅膜43和衬垫氧化膜42a、42b，并通过进一步腐蚀半导体衬底10，来分别在存储单元形成区和外围电路形成区形成浅沟槽45a和45b，如图7F所示。
然后，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽45a、45b的内表面上形成等于或大于5nm厚度的氧化硅膜46，如图7G所示。
因为此时，在存储单元形成区沟槽45a的顶部边缘部分形成的衬垫氧化膜42a厚，所以相对大量的氧化剂(氧气)通过衬垫氧化膜42a被提供给沟槽45a周围的衬底表面。由此，沟槽45a周围的半导体衬底10的拐角呈现为圆形，如图7G所示。
然后，如图7H所示，通过高密度等离子CVD处理，在半导体衬底10的整个上表面上沉积氧化硅，形成氧化硅膜47，并且沟槽45a、45a被氧化硅嵌入。之后，氧化硅膜47和氮化硅膜44通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。然而在本步骤中，仅需要将各沟槽45a、45b中的氧化硅相互隔离，而且在氮化硅膜44被彻底去除之前完成抛光。
然后，如图7I所示，通过使用诸如热磷酸去除氮化硅膜44。在下文中，在存储单元形成区的沟槽45a中由氧化硅形成的膜被称作元件隔离膜48a，在外围电路形成区的沟槽45b中由氧化硅形成的膜被称作元件隔离膜48b。图8A中示出的是元件隔离膜48a顶部边缘部分的放大图。图8B中示出的是元件隔离膜48b顶部边缘部分的放大图。
随后，通过将多晶硅42图案化为预定形状，在存储单元形成区形成浮动栅，在外围电路形成区形成栅极。根据需要，可以在通过进一步在多晶硅膜43上沉积多晶硅而增加膜厚度之后进行图案化。
随后，以与第一实施例中相同的方式，在存储单元形成区形成中间绝缘膜和浮动栅之后，形成层间绝缘膜，及形成位线和其他连接线(参考图3I)。如此完成闪存。
在本实施例中，能够得到与第一实施例相同的效果。此外，因为在本实施例中，在衬垫氧化膜42a、42b上形成多晶硅膜43之后形成氮化硅膜44，所以可以防止衬垫氧化膜42a、42b在氮化硅膜44腐蚀过程中受到破坏。由此，衬垫氧化膜42a、42b可以用作隧道氧化膜或者栅氧化膜，简化制造过程。此外，因为在本实施例中，多晶硅膜43被用作浮动栅或者外围电路的栅极，可以进一步简化制造过程。
再者，和第一实施例至第三实施例不同，本实施例没有腐蚀元件隔离膜48a、48b的步骤(去除衬垫氧化膜的步骤)，所以元件隔离膜48a、48b不会发生凹陷。由此，本实施例提供了不会在晶体管特性中出现峰值的优点，从而保证良好的晶体管特性。
(第五实施例)
图9A至9H是按照步骤顺序示出本发明第五实施例中的半导体器件(闪存)制造方法的截面图。在图9A至9H中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图9A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜51，通过CVD处理在衬垫氧化膜51上形成氮化硅膜52。可以形成氧化硅层和氮化硅层的叠层结构膜来代替氮化硅膜52。
然后，如图9B所示，在氮化硅膜52上形成在对应存储单元形成区元件隔离区域的部分具有开口的抗蚀剂膜53。在通过使用抗蚀剂膜53作为掩模，相继腐蚀氮化硅膜52和衬垫氧化膜51之后，通过进一步地腐蚀半导体衬底10形成浅沟槽54。之后，抗蚀剂膜53被去除。
然后，在约800℃的氢环境中进行热处理。由此，沟槽54顶部边缘部分收缩，在沟槽54顶部边缘部分的半导体衬底10和衬垫氧化膜51之间形成间隙，如图9C所示。附带地，希望使用以诸如Ar(氩气)、N2(氮气)等气体进行稀释的氢气。
然后，形成在对应外围电路形成区元件隔离区域的部分具有开口的抗蚀剂膜(未示出)。在通过使用该抗蚀剂膜作为掩模腐蚀氮化硅膜52之后，去除该抗蚀剂膜。之后，通过使用氮化硅膜52作为掩模，腐蚀外围电路形成区的衬垫氧化膜51和半导体衬底10，形成浅沟槽55，如图9D所示。
然后，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽54、55的内表面上形成等于或大于5nm厚度的氧化硅膜56，如图9E所示。
因为此时在该实施例中，半导体衬底10暴露于沟槽54的顶部边缘部分，所以形成厚的氧化膜(鸟嘴式)，如图9E所示。同时，沟槽54周围的半导体衬底10的拐角呈现为圆形。
然后，如图9F所示，通过高密度等离子CVD处理，在半导体衬底10的整个上表面上沉积氧化硅，形成氧化硅膜57，并且沟槽55被氧化硅嵌入。之后，氧化硅膜57和氮化硅膜52通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。在该步骤中，仅需要将各沟槽54、55中的氧化硅相互隔离，而且在氮化硅膜52被彻底去除之前完成抛光。
然后，如图9G所示，通过使用诸如热磷酸的湿法腐蚀去除氮化硅膜52。在下文中，在存储单元形成区的沟槽54中由氧化硅形成的膜被称作元件隔离膜58a，在外围电路形成区的沟槽55中由氧化硅形成的膜被称作元件隔离膜58b。
然后，通过腐蚀衬垫氧化膜51暴露出半导体衬底10的表面。同时元件隔离膜58a、58b也被腐蚀，造成膜厚度减小。之后，通过对因腐蚀衬垫氧化膜51而暴露出的半导体衬底10的表面进行热氧化，如图9H所示，在存储单元形成区形成隧道氧化膜59a，在外围电路形成区形成栅氧化膜59b。
随后，以与第一实施例中相同的方式，在存储单元形成区形成浮动栅、中间绝缘膜和控制栅，在外围电路形成区形成栅极，还形成了层间绝缘膜、位线和其他连接线(参考图3I)。如此完成闪存。
同样在本实施例中，在存储单元形成区，元件隔离膜57a顶部边缘部分和半导体衬底10之间界面的曲率增大；在外围电路形成区，元件隔离膜57b和半导体衬底10之间界面的曲率减小。所以，在本实施例中，也能够得到与第一实施例相同的效果。
(第六实施例)
图10A至10H是按照步骤顺序示出本发明第六实施例中的半导体器件(闪存)制造方法的截面图。在图10A至10H中，存储单元形成区的横截面在各视图的左边示出，外围电路形成区的横截面在右边示出。
首先，如图10A所示，通过例如热氧化处理，在半导体衬底10上形成衬垫氧化膜61，并通过CVD处理在衬垫氧化膜61上形成氮化硅膜62。
然后，如图10B所示，在通过光刻处理将存储单元形成区的氮化硅膜62图案化之后，通过进一步腐蚀衬垫氧化膜61和半导体衬底10，形成浅沟槽63。
然后，如图10C所示，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽63的内表面上形成等于或大于5nm厚度的氧化硅膜64。
然后，如图10D所示，在通过光刻处理将外围电路形成区的氮化硅膜62图案化之后，通过进一步腐蚀衬垫氧化膜61和半导体衬底10，形成浅沟槽65。
然后，如图10E所示，通过在空气中进行热处理，例如在850至1100℃的温度下以及在10％的氧浓度下，在沟槽65的内表面上形成等于或大于5nm厚度的氧化硅膜66。
因为这时存储单元形成区的沟槽63顶部边缘部分在形成氧化硅膜64的过程中已经被氧化，并呈现为圆形，所以供给的氧气量相对大，并形成厚度大的氧化膜(鸟嘴式)。同时，沟槽63周围的半导体衬底10拐角的曲率增大。
然后，如图10F所示，通过高密度等离子CVD处理，在半导体衬底10的整个上表面上沉积氧化硅，形成氧化硅膜67，并且沟槽63、65被氧化硅嵌入。之后，氧化硅膜67和氮化硅膜62通过例如CMP处理被抛光，从而使这些薄膜的表面平坦。在该步骤中，仅需要将各沟槽63、65中的氧化硅相互隔离，而且在氮化硅膜62被彻底去除之前完成抛光。
然后，如图10G所示，通过使用诸如热磷酸的湿法腐蚀去除氮化硅膜62。在下文中，在存储单元形成区的沟槽63中由氧化硅形成的膜被称作元件隔离膜68a，在外围电路形成区的沟槽65中由氧化硅形成的膜被称作元件隔离膜68b。
然后，通过腐蚀衬垫氧化膜61暴露出半导体衬底10的表面。同时元件隔离膜68a、68b也被腐蚀，造成膜厚度减小。之后，通过对因腐蚀衬垫氧化膜61而暴露出的半导体衬底10的表面进行热氧化，如图10H所示，在存储单元形成区形成隧道氧化膜69a，在外围电路形成区形成栅氧化膜69b。
随后，以与第一实施例中相同的方式，在存储单元形成区形成浮动栅、中间绝缘膜和控制栅，在外围电路形成区形成栅极，并且形成层间绝缘膜、位线和其他连接线(参考图3I)。如此完成闪存。
在本实施例中，在存储单元形成区通过进行两次沟槽63侧壁表面的热处理，沟槽63周围的半导体衬底10拐角的曲率增大。由此，可以得到与第一实施例相同的效果。
在本实施例中，在沟槽63的内表面上形成氧化硅膜64之后，该氧化硅膜64可以被去除。因此，当形成氧化硅膜67时，用氧化硅填充沟槽64变得容易，同时，可以在形成氧化硅膜66时进一步增加沟槽64顶部边缘部分的曲率。
附带地，上述第一至第六实施例是在本发明应用于闪存制造方法的情况下描述的。但是，本发明应用的范围并不限于这些用于闪存或制造闪存的方法的实施例。本发明可以应用于各种类型的半导体器件，在这些半导体器件中高电压下工作的晶体管和低电压下工作的晶体管形成在同一半导体衬底上，而且本发明可以应用于制造这样的半导体器件的方法。