静电放电防护电路与相关的金属氧化半导体晶体管结构 【技术领域】
本发明涉及一种静电放电(electrostatic discharge，ESD)防护电路与其相关元件，尤指一种具有高基体触发效率的ESD防护电路。
背景技术
基本上，ESD是一种外界大量能量通过集成电路(integrated circuit)的瞬间能量释放过程，整个的放电过程大约是100纳秒。在这么短的时间内，数百伏特，甚至是数千伏特的ESD应力要被释放。如果，释放的过程不适当，将很容易造成IC内的元件损害，尤其是晶体管的栅极。随着栅极氧化层厚度的缩减，栅极也就越脆弱，IC也越需要有特别的设计，来防止ESD所可能造成的损害。
大量能量释放势必会造成高热。为了散热的效果考虑，一般的ESD防护元件都是使用大尺寸元件。如图1所示，是一现有地具有ESD防护功能的输入端口(port)。正型的MOS(PMOS)Mp与负型的MOS(NMOS)Mn作为ESD防护元件，一般是多指结构(multi-finger layout)的金属氧化半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOS)。图2A为一现有的多指结构的MOS的布局图；图2B为图2A的一剖面图。多指结构(multi-finger)的MOS，因其具有大的元件尺寸，同时又占有较小的元件面积，所以常常被用来作为ESD防护元件。
然而，大尺寸的MOS元件会遭遇多指结构布局无法均匀的(uniformly)被触发的问题。多指结构MOS的数个指栅极因为位置的不同，而会有不同触发速度。而且，往往只有部分几个指栅极被触发。所以，多指结构MOS的ESD耐受力往往无法随着元件尺寸增大而增大。为了提高多指结构MOS的ESD耐受力，目前已知的技术包含有栅极耦合技术以及基体触发技术，分别如图3与图4所示。
【发明内容】
有鉴于此，本发明的主要目的，是提供一种能使多指结构MOS均匀触发的技术，提高多指结构MOS的ESD耐受力。
本发明的另一目的，是提供一相对应的元件布局图(device layout)，能有效率地利用晶片面积，制作一高效能的ESD防护元件。
根据上述的目的，本发明提出一种基体触发的静电放电(electrostaticdischarge，ESD)防护电路。该ESD防护电路包含有具有多指结构的一元件(device)、多个的暂态电流检测元件以及多个的反馈线路。该多指结构的元件具有多个指栅极、多个的指源极以及至少一指漏极。该指漏极耦接至一接合焊垫(pad)。每一指栅极下均寄生有一双极性接面晶体管(bipolar junctiontransistor，BJT)。每一指源极为该BJT其中之一的射极。每一暂态电流检测元件耦接于一对应的指源极与一电源线之间，用以检测流经一相对应的指栅极的暂态电流(transient current)。每一反馈线路耦接于一第一BJT的基极(base)与一第二BJT的射极之间，当ESD事件发生时，用以触发该第一BJT，以释放ESD电流。
本发明另提出一种具有高效能的静电放电防护能力的一种金属氧化半导体晶体管结构，设于一第二导电型的一基体(substrate)上。该金属氧化半导体晶体管结构包含有该第二导电型的一防护环(guard ring)、多个的指结构、多个的井电阻以及内连接线路(internal connection circuits)。该防护环形成于该基体上，作为该基体的电性连接点。该指结构被该防护环所包围。每一指结构包含有一指栅极、一指源极、一指漏极以及一基体电流进入点。该指源极以一第一导电型的一第一掺杂区所构成。该指漏极以该第一导电型的一第二掺杂区所构成，耦接至一接合焊垫。该指栅极设于该第一掺杂区与该第二掺杂区之间。该基体电流进入点以被该第二掺杂区包围的该第二导电型的一第三掺杂区所构成。该指栅极附近的该第一掺杂区、该基体与该第二掺杂区是构成一寄生的双极性接面晶体管。每一井电阻的一端耦接至该指源极其中之一，每一井电阻的另一端耦接至一电源线。内连接线路用以耦接该指源极其中之一至该基体电流进入点其中之一。如此，当ESD事件发生时，流经一第一寄生BJT与一相连的井电阻的ESD电流，可以触发一第二寄生BJT。
本发明的优点在于，当指栅极其中之一下面寄生的BJT被ESD应力触发时，大量的电流流经一相对应的暂态电流检测元件，进而提高该BJT的射极电压。射极电压升高后，可以提供另一BJT的基极电流，触发该另一BJT，以加入释放ESD应力的行列。如此的连锁反应下，所有的BJT都可以被触发，使该ESD防护电路或是金属氧化半导体晶体管结构达到最佳的ESD防护效果。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
【附图说明】
图1是一现有的具有ESD防护功能的输入端口；
图2A是一现有的多指结构的MOS的布局图；
图2B是图2A的一剖面图；
图3显示一现有的栅极耦合技术；
图4显示一现有的基体触发技术；
图5为本发明的基体触发的ESD防护电路，以NMOS实施时的概念示意图；
图6为多指结构的NMOS单纯只是作为ESD防护元件时的一实施例；
图7为多指结构的NMOS作为一驱动器时的一实施例；
图8为多指结构的PMOS单纯只是作为ESD防护元件时的一实施例；
图9为多指结构的PMOS作为一驱动器时的一实施例；
图10为一依据本发明，具有4指结构的多指结构NMOS的布局图(layout)；
图11A与图11B分别为沿着图10中XX’线与YY’线的剖面图；
图12至图15为依据本发明，可以同时触发多个BJT的四个实施例；
图16为一可以用于图12的多指结构的NMOS剖面图；
图17是指漏极与基体电流进入点之间以虚栅极结构隔绝的多指结构NMOS的布局图；
图18为图17的剖面图，但其反馈线路使其寄生的BJT可依序的触发；
图19为图17的剖面图，但其反馈线路使其寄生的BJT可同时的触发；
图20至图22分别以一电感、二极体以及串联的多个二极体作为本发明中的暂态电流检测元件；以及
图23为本发明应用于堆叠式NMOS的一实施例。
【具体实施方式】
图5是本发明的基体触发的ESD防护电路，以NMOS实施时的概念示意图。本发明的ESD防护电路30具有一多指结构的NMOS(由G1-Gn的指结构)、多个暂态电流检测元件32以及多个的反馈线路34。每个指结构的一指漏极(finger drain)耦接至一接合焊垫(pad)36。每个暂态电流检测元件32都耦接在一指结构的一指源极(finger source)与一Vss电源线之间。每个指结构下的指漏极、基体与指源极会分别构成一寄生的BJT(T1-Tn)的集电极(collector)、基极(base)以及射极(emitter)。每个反馈线路(feedback circuits)34连接于一寄生BJT的射极与另一寄生BJT的基极之间，如图5所示。
本发明的主要原理如下。如果，多指结构的NMOS在ESD事件刚发生时没有被均匀地触发，譬如说只有G1被触发，则大量流经G1与一相连的暂态电流检测元件32的电流将会提升T1的射极电压。只要T1的射极电压高到一定程度，通过一反馈线路34与基体触发技术，T2的基极电压也会升高，进而触发T2的开启，使G2加入导通ESD电流的行列。由图5中的连接方式可知，G1的触发将会导致G2的触发，G2的触发将会导致G3的触发，以此类推。最后，Gn的触发将导致G1的触发。换言之，任何一个指结构的触发将会连锁反应式的导致其他指结构的触发。因此，在多指结构共同加入导通ESD电流的状况下，本发明的ESD防护元件与电路设计将会具有良好的ESD耐受力。
当多指结构的NMOS单纯只是作为ESD防护元件时，其多个指源极可以直接耦接至Vss，或是通过电阻耦接至Vss，如图5和图6所示。在图6中，暂态电流检测元件32为电阻Rs1-Rsn。每一反馈线路34为一单纯的内连接线(internal connection wire)，连接一BJT的射极与另一BJT的基极。
当多指结构的NMOS不只是作为ESD防护元件时，还要作为输出端口(output port)的驱动器(driver)时，依据驱动电流的需求，可以将部分的或是全部的指栅极耦接至前级驱动器(pre-driver)。在图7中，所有的指栅极均耦接至前级驱动器38，充分发挥其驱动能力。
除了多指结构的NMOS外，本发明也可以实施在多指结构的PMOS元件上。图8与图9为两个以多指结构的PMOS实施本发明的实施例。其中，图8中的指栅极均耦接至VDD电源线，用以在正常电源操作时关闭所有的指栅极，此连接方式适用于输入端口的ESD防护电路。图9中的指栅极耦接至一前级驱动器38，其多指结构的PMOS作为一个后级驱动器(post driver)，并可作为输出端口的ESD防护元件使用。
图10为一依据本发明，具有4指结构的多指结构NMOS的布局图(layout)。图11A与图11B分别为沿着图10中XX’线与YY’线的剖面图。多指结构NMOS设于一P型基体40上，其最外围是一个P+掺杂区42，作为多指结构NMOS的保护环(guard ring)，同时也作为P型基体40的电性连接点，耦接至VSS。
图10、11A与11B中有4个指结构。每一个指结构具有一指栅极44、一指源极、一指漏极以及一基体电流进入点。每一个指结构与另一个指结构有共用部分的区域。指源极为一N+掺杂区46。指漏极为一N+掺杂区48，耦接至一接合焊垫36。基体电流进入点为P+掺杂区50，每一P+掺杂区50均被N+掺杂区48所包围。P+掺杂区50与N+掺杂区48之间有场氧化层52a作为隔绝。图中，场氧化层52a是以浅沟隔离法(shallow trend isolation，STI)制作而成，但也可用局部氧化法(local oxidation，LOCOS)制作而成。
由图11B中可知，每个指结构的指栅极下方寄生有一NPN BJT。N+掺杂区48、P型基体40与N+掺杂区46分别构成BJT的集极、基极与射极。基极通过基体40的展阻(spread resistor)连接到P+掺杂区42。基极也耦接至基体电流进入点50。当基体电流进入点有电流进入时，可以提高BJT的基极电压，进而触发BJT导通，来排放ESD电流。
井电阻设在N+掺杂区46旁，分别以一N型井54所构成。N型井54的一边连接至N+掺杂区46，另一边连接至N+掺杂区56。而N+掺杂区56耦接至Vss。N型井54上可形成场氧化层52b，一方面隔绝N+掺杂区56与46，另一方面用以增加井电阻的阻值。
图11B中显示了一种内连接线路(internal connection circuits)。最左指源极以及最右指源极共同连接到左边的基体电流进入点(左边的P+掺杂区50)，中央两个指源极共同连接到右边的基体电流进入点(右边的P+掺杂区50)。
图11A与11B中的ESD防护电路，在ESD事件时所产生的连锁反应，以便所有的指结构均触发的原理，已经在之前图5中详述，在此不再重述。
每一反馈线路不一定是只有连接一个指源极与一个BJT的基极，也可以连接一个指源极与多个BJT的基极，甚至是所有的BJT的基极。也就是流经一个暂态电流检测元件32的电流可以同时触发不只一个的BJT。图12至图15为此种方案的实施例，其中，反馈线路连接了所有的BJT的基极。换言之，当一个BJT被触发时，其他的BJT的基极电压也将会被提高而触发。图16为一可以用于图12的多指结构的NMOS剖面图，其中寄生的BJT可以被同时触发。
P+掺杂区50与N+掺杂区48之间也可以用一虚栅极结构(dummy gate)作为隔绝。图17为指漏极与基体电流进入点之间以虚栅极结构70隔绝的多指结构NMOS的布局图。图18为图17沿着YY’线的剖面图，但其反馈线路使其寄生的BJT循序的触发。图19为图17沿着YY’线的剖面图但其反馈线路使其寄生的BJT同时的触发。
暂态电流检测元件32的功能在于检测ESD事件时的大量电流，进而提高指源极的电位。因此，除了电阻之外，可用的元件有电感(如图20所示)、二极管(如图21所示)或是串联的二极管(如图22所示)。尤其是电感，可以设计的使其在一般正常电源操作时，电流的变化不会产生足够的电压而触发寄生的BJT。但是，在ESD事件时，短时间内的大电流变化可以使电感的两端产生足够的压差以触发BJT。
对于混压(mixed-voltage)IC而言，堆栈式(stacked)NMOS一般是用来承受具有较高电压准位的出入信号，同时作为一输出驱动器或是一ESD防护元件。堆叠式NMOS同样也可以使用本发明的概念，利用一暂态电流检测元件来检测流经堆叠指结构的ESD电流，然后反馈与寄生于堆叠指结构下的BJT，如图23所示。
现有的ESD防护电路与多指结构的MOS，容易因为位置不同而有触发不均匀的问题，而本发明的ESD防护电路利用ESD电流的检测、基体触发技术以及连锁反应，来使所有的BJT一起被触发，所以会具有较佳的ESD耐受力。
本发明虽以较佳实施例揭露如上，但是并非用以限定本发明，本技术领域的普通技术人员，在不脱离本发明的精神和范围内，做出的等效结构变换，均包含在本发明的专利范围内。