高性能双栅闩锁 【发明领域】
本发明涉及非对称的双栅互补金属氧化物半导体(DGCMOS)器件，而且特别涉及一种非对称DGCMOS器件，其中采用了一种交叉耦合闩锁，它充分地降低非对称DGCMOS器件的本体对源/漏的寄生电容，以及结构上的本体寄生电阻。此发明的DGCMOS器件设计提供了一种与现有技术迄今所能实现的DGCMOS器件相比有更低的功率、更高的性能的DGCMOS器件。
【发明背景】
非对称的双栅互补金属氧化物半导体(DGCMOS)技术被认为是主导向超过0.1μm光刻和低于1.0V电源扩展的高性能CMOS后备技术。非对称双栅MOSFET(例如，见T.Tanaka等人的″一种p+-n+双栅SOI MOSFET的超高速低功率运用″，1994 Symposium on VLSI Technology Digestof Technical Papers，pp.11-12)由一个全耗尽的双栅MOSFET组成，其中的两个栅电极由不同的导体，典型地n+和p+掺杂多晶硅组成。典型的现有技术非对称的双栅器件，如图1A和1B中的示例。由于两个电极有不同的费米能级，其中两个电极之一就显得对形成的沟道反型层更具吸引力，因而就会对传导沟道发挥更强地控制。对反型载流子显得更具吸引力的电极称作“强”栅，而显得吸引力较差的电极则称作“弱”栅。
与常规的CMOS相比，DGCMOS技术中的常规CMOS电路因理想亚阈值摆动及改进的短沟道Vt控制从增加的有效Vdd/Vt比中获益。注意这里的″Vdd″一词是用来表示器件的电源电压，而″Vt″一词则表示器件的阈值电压。尽管有上述改进，现有技术DGCMOS器件的有效Vdd/Vt比必须按Vdd的比例下降。
为进一步提高DGCMOS器件的有效Vdd/Vt比的各种尝试已经进展到常规比例期望范围的极限。例如，在Fuse等人的“0.5V的SOI CMOS通道栅逻辑”一文中(Slide Supplement for the 1996 IEEEInternational Solid-State Circuits Conference，Page 71)就公开了这样的一项尝试。具体地说，Fuse等人公开发表的一种DGCMOS设计采用了一种不同的动态阈值CMOS(DTCMOS)技术。具体地说，在Fuse等人发表提供的一种DTCMOS设计中将nFET(场效应晶体管)的栅与闩锁pFETs的本体相连。Fuse等人设计中所采用的输入-本体连接图示于图2-3中。这一现有技术电路图包含带有交叉耦合拉动pMOSFETs的一个倒相器。图2图示一幅没有本体偏置控制的现有技术连接图，而图3则示出一幅带有本体偏置控制的现有技术连接图。在图2和3的各图中，标号10用来表示pMOSFET，标号12用来表示一个倒相器，而标号14和16则是用来表示在相邻pMOSFET之间出现交叉耦合的点。
如前面所示以及Fuse等人所发表的进一步描述，动态阈值互补金金属氧化物半导体(DTCMOS)电路不幸具有固有的本体-源和本体-漏的寄生电容以及结构上的本体寄生电阻。由于MOSFET的整个本体都用作一个栅电极，这些寄生效应就在器件的栅输入电容中造成不符合要求的增大。而且，在现有技术的DTCMOS器件中，源区和漏区只是由与其关联的具有高介电常数(约11.7左右)的硅耗尽区从开关的本体隔离开。在例如C.Wann等人所著‘低功率高性能动态阈值MOSFET的沟道剖面最佳化与器件设计’(IEDM 96-113)中可以找到关于与动态阈值CMOS电路相关缺点的详细讨论。
由於DTCMOS器件的上述缺点，利用这些器件改进有效Vdd/Vt比表明在功率和延迟随Vdd按比例缩放(减小)而降低方面的显著不足；因而需要有既不会引起任何实质的的本体-源或本体-漏寄生电容也不会引起本体寄生电阻的、用以改进有效Vdd/Vt比的另选解决方案。这样的一种解决方案可以导致将高性能CMOS技术扩展到超过0.1μm的光刻和1.0V以下电源的范围。
发明公开内容
附图简述
在这里将只参照附图通过举例的方式对本发明进行描述，在附图中：
图1A(侧视)和1B(俯视)是一种现有技术非对称双栅器件的图示；
图2是如前面提到Fuse等人的发表中所描述的现有技术无本体偏置耦合的输入-本体连接设计的电路图；
图3是如前面提到Fuse等人的发表中所描述的现有技术无本体偏置耦合的输入-本体连接设计的电路图；以及
图4是本发明开创性差分电路的电路图，其中将非对称DGCMOS器件的弱栅与输入线路相连，并将DGCMOS器件的pFETs的强栅用于交叉耦合。
发明详述
如上所述，本发明概括地提供了一种差分电路，它包括一个含有一对串联耦合的pFET和nFET的非对称双栅器件，pFET和nFET各有与其关联的弱栅和强栅，其中nFET和pFET的弱栅与输入线路相连，而pFETs的强栅则用于交叉耦合。此发明性的电路举例示于本发明的图4中。
具体地说，图4是一幅发明性差分电路50的示意图，它包括与nFET56串接的pFET52以及与nFET58串接的pFET54。两串接耦合的pFET和nFET构成一DGCMOS器件。如图4中所示，每一pFET还与电源Vdd耦连，而每一nFET与地Gnd耦连。而且，在图示的电路中，每一pFET和nFET包含一个弱栅(60，62，64和66)与一个强栅.(68，70，72和74)。
因而，本发明提供了一种差分电路，它包括一有一对串联耦合的pFETs和nFETs的非对称-双栅器件，每一pFET和nFET有与其关联的弱栅和强栅，其中nFETs和pFETs的弱栅与输入电路紧连，而所述pFETs的强栅则用于交叉耦合。
″弱栅″一词在这里是用来表示一种FET(pFET或nFET)的栅，它依靠相对于″强栅″而言它有较小吸引力(对沟道载流子)的费米能级，而具有对FET沟道部分的较小的影响，反之，″强栅″则表示依靠其更有吸引力(对沟道载流子)的费米能级而对FET沟道势有较大影响。具体地说，并如图4中所示，面朝向外的栅(如右手一侧FETs右边的栅和左手一侧FETs左边的栅)为差分电路的弱栅。另一方面，强栅，则是建立在两对串联耦合的nFETs和pFETs之间电路区内(如右手一侧FETs左边的栅和左手一侧FETs右边的栅)的那些栅。注意以上的设计具有唯一适合于非对称DGCMOS器件并能承受DTCMOS器件较大缺陷的特色。
在差分电路50中，FET的弱栅，即60，62，64和66，紧连在图4中用″输入″一词表示的输入电路上。nFETs的强栅则与对应的pFET的弱栅以及输入电路耦连。也就是说，nFET56的强栅70与pFET52的弱栅60耦连以及nFET58的强栅74与pFET54的弱栅64耦连。在图4中，标号76和78表示弱栅(60，62，64和66)和强栅(70和74)与输入电路耦连的节点。
就pFET52的强栅66和pFET54的强栅72而论，那些强栅是如图4中所示用作交叉耦合的闩锁。具体地说，pFET52的强栅66是经节点82与相邻耦接的pFET和nFET交叉耦接的，而pFET54的强栅72则是经节点80与相邻耦接的pFET和nFET交叉耦接的。节点80和82引至图4中仅标注“输出”的输出区。
注意在上述的差分电路中，每一pFET的Vt基本上由输入状态进行调整。当‘输入’高时，此时右手一侧pFET有高Vt而左手一侧pFET有低Vt(因其输入低)。而且，开创性的差分电路提供的改进超过了前面所提及的Fuse等人著述中现有技术DTCMOS的解决方案，这是由于在DTCMOS中整个本体用作一个栅电极使得现有技术的DTCMOS方案具有比开创性电得多的固有的栅输入电容。Fuse等人著述中公开的用DTCMOS电路所得到的此增高电容是由经介电常数为11.7左右的硅耗尽区自开关本体上隔离开的源和漏造成的，参阅例如前面所述C.Wann等人的论文。