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沟槽金属氧化物半导体场效应管的制造方法
    技术领域 本发明涉及沟槽金属氧化物半导体场效应管 (Metal Oxide Semiconductor Field Effect Transistors， 简称 MOSFET)， 尤其涉及一种沟槽 MOSFET 的制造方法。
     背景技术 在过去的几十年里， 半导体器件 ( 例如 ： 各种不同应用上所使用的功率金属氧 化物半导体场效应管 (Metal Oxide Semiconductor Field Effect Transistors， 简称 MOSFET)) 一直备受关注。20 世纪 70 年代中期， 出现了平面式 MOSFET ； 到了上个世纪 80 年 代末， 沟槽 MOSFET 开始进入功率 MOSFET 市场， 沟槽 MOSFET 通过采用动态随机存取存储器 (dynamic random access memory， 简称 DRAM) 沟槽技术， 提高了 MOSFET 的漏极和源级之间 的特征导通电阻。
     由于采用垂直沟道以获得更为合适的单元栅距， 这就使得沟槽 MOSFET 在电流密 度上优于平面 MOSFET。然而， 沟槽 MOSFET 的栅 - 漏电荷 ( 称为 QGD) 却很高， 较高的 QGD 会
     限制沟槽 MSOFET 的供电能力。以现有技术中的 W 型栅极沟槽 MOSFET(WMOSFET) 为例， 通过 采用传统的硅的局部氧化 (local oxidation of silicon， 简称 LOCOS) 工艺形成沟槽底部 氧化 (trench bottom oxide， 简称 TBO) 结构， 以降低 WMOSFET 的 QGD。然而， 由 LOCOS 工艺 形成的 WMOSFET 中的 TBO 的应力 ( 包括众所周知的鸟嘴效应 ) 会引起长期可靠性问题。从 晶圆 (wafer) 中心到晶圆边缘的沟槽深度的不一致也会影响 WMOSFET 的一些参数， 例如 ： 特 征导通电阻的西格玛 (sigma) 参数、 击穿电压 (Breakdown Voltage， 简称 BV) 等。通过曲 线底面的沟槽底部注入 ( 称为沟槽底部掺杂 (Trench Bottom Doping， 简称 TBD)) 会使 TBO 区域的下方形成起伏的掺杂的剖面形状， 这就很难控制诸如特征导通电阻、 击穿电压等参 数。 此外， 为了实现正确的注入分布， 需要进行多次沟槽底部注入， 从而使过程复杂化， 并且 增加了成本。另外， 沟槽 MOSFET 的制造工艺是向下进行， 在工艺制造中很难控制每一层的 注入厚度和注入分布。
     图 1A- 图 1C 为 现 有 技 术 中 的 MOSFET 的 衬 底 上 部 的 图 案 化 氧 化 层 上 的 外 延 (epi) 层的剖视图。在 20 世纪 70 年代早期， 如图 1A 所示， 硅和砷化镓的选择性外延生长 (Selective Epitaxial Growth， 简称 SEG) 得到应用。之后， 如图 1B 和图 1C 中分别所示， 在许多应用中， 侧向外延生长 (Epitaxial Lateral Overgrowth， 简称 ELO) 以及合并外延 层横向过生长 (merged epitaxial lateral overgrowth， 简称 MELO) 取代了选择性外延生 长。然而， 由于氧杂质的原因， 图 1A 所示的 SEG 工艺、 图 1B 所示的 ELO 工艺以及图 1C 所示 的 MELO 工艺具有较低的单晶硅特性， 从而限制了在这种绝缘结构上的外延硅 (epi silicon on insulator) 上制造而成的器件和集成电路的应用。 发明内容 本发明要解决的技术问题在于提供一种沟槽 MOSFET 的制造方法， 该制造方法能 够很容易实现对沟槽 MOSFET 的每一层的注入分布、 形状以及厚度等参数的控制。
     为解决上述技术问题， 本发明提供一种沟槽金属氧化物半导体场效应管的制造方 法； 其中， 该方法包括 ：
     在衬底上形成第一外延层 ；
     在所述第一外延层上部的多个沟槽区域内形成多个沟槽底部氧化层 ；
     通过合并外延层横向过生长在所述多个沟槽底部氧化层的上部生长出第二外延 层；
     根据所述多个沟槽底部氧化层的位置对所述第二外延层的局部进行具有终点模 式的等离子干法蚀刻， 形成沟槽 MOSFET 的多个沟槽。
     上述本发明提供的沟槽 MOSFET 的制造方法， 能够很容易实现对沟槽 MOSFET 的每 一层的注入分布、 形状以及厚度等参数的控制 ； 此外， 本发明可以大大改进沟槽深度的一致 性， 并且， 由于采用了更加简洁的工艺程序， 从而降低沟槽 MOSFET 的工艺制造成本， 提高了 沟槽 MOSFET 的每一层的质量和纯度。 附图说明
     以下通过对本发明的一些实施例结合其附图的描述， 可以进一步理解本发明的目 的、 具体结构特征和优点。
     图 1A- 图 1C 为现有技术中的 MOSFET 的衬底上部的图案化氧化层上的外延层的剖 视图 ；
     图 2A- 图 2F 为本发明一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性剖 视图 ；
     图 3A- 图 3I 为本发明又一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图 ；
     图 4A- 图 4I 为本发明另一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图 ；
     图 5A- 图 5F 为本发明再一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图 ；
     图 6 为本发明一个实施例提供的电源转换系统的结构示意图。 具体实施方式
     以下将对本发明的实施例给出详细的说明。 尽管本发明通过这些实施例进行阐述 和说明， 但需要注意的是本发明并不仅仅只局限于这些实施例。 相反， 本发明涵盖所附权利 要求书所定义的发明精神和发明范围内的所有替代物、 变体和等同物。
     另外， 为了更好的说明本发明， 在下文的具体实施例中给出了众多的具体细节。 本 领域普通技术人员可以理解是， 没有这些具体细节， 本发明同样可以实施 ； 在另外一些实例 中， 对于大家熟知的方法、 流程、 元件和电路未作详细描述， 以便于凸显本发明的主旨。
     图 2A- 图 2F 为本发明一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性剖 视图。图 2A-2F 所示的工艺程序仅用于说明目的， 本发明并不限于此。
     在图 2A 中， 在晶圆的半导体衬底 211 上进行外延淀积 (epi deposition)， 从而形 成外延层 (epi layer)。在一个实施例中， 该外延层的厚度大约是 2 微米 (μm)。具体地，半导体衬底 211 作为底层可以构成沟槽 MOSFET 的漏极区域， 之后， 该外延层的局部厚度被 氧化以形成预设的 TBO 厚度， 该 TBO 厚度大约为 1000-5000 埃 (A)， 从而形成外延层 213 和 氧化层 215。外延层 213 的厚度小于 2 微米。之后， 淀积第一光致抗蚀剂 (photo resist) 以形成光致抗蚀剂区域 217A、 光致抗蚀剂区域 217B、 光致抗蚀剂区域 217C、 光致抗蚀剂区 域 217D。光致抗蚀剂区域 217A、 光致抗蚀剂区域 217B、 光致抗蚀剂区域 217C、 光致抗蚀剂 区域 217D 作为软掩膜对沟槽 MOSFET 的沟槽区域 ( 例如 ： 沟槽 MOSFET 的沟槽位置 ) 进行图 案化。
     在图 2B 中， 蚀刻氧化层窗口 ( 例如 ： 氧化层 215 的局部 )， 从而形成氧化层 222A、 氧化层 222B、 氧化层 222C、 氧化层 222D。之后， 移除第一光致抗蚀剂。这样， 在图 2A 和图 2B 中完成沟槽底部氧化 (trench bottom oxide， 简称 TBO) 这一工艺步骤。
     在 图 2C 中，执 行 合 并 外 延 层 横 向 过 生 长 (merged epitaxial lateral overgrowth， MELO) 这一工艺步骤， 以使沟槽 MOSFET 的外延层厚度的剩余部分生长。 由于采 用向上技术， 所以对于沟槽 MOSFET 而言比较容易达到预设的外延厚度。 因此， 氧化层 222A、 氧化层 222B、 氧化层 222C、 氧化层 222D 做为硅晶种， 被外延层 231 包围。在一个实施例中， 该外延层 231 的厚度会生长至厚于 5 微米直到全部的外延层厚度大约为 7 微米， 从而达到 能够承受沟槽 MOSFET 的击穿电压的厚度。 在图 2D 中， 在外延层 231 上部执行硬掩膜氧化， 以形成一个氧化层， 该氧化层生长 至 200A-1000A。 之后， 淀积第二光致抗蚀剂以对该氧化层进行图案化， 在该氧化层上部形成 光致抗蚀剂区域 246A、 光致抗蚀剂区域 246B、 光致抗蚀剂区域 246C， 从而对沟槽 MOSFET 的 沟槽区域进行图案化。光致抗蚀剂区域 246A、 光致抗蚀剂区域 246B、 光致抗蚀剂区域 246C 的边缘与氧化层 222A、 氧化层 222B、 氧化层 222C、 氧化层 222D 的边缘成一线。采用具有终 点模式 (end point mode) 的等离子干法蚀刻将硅和氧化物从部分外延层 231 以及部分氧 化层上移除， 从而形成外延层 242A、 外延层 242B、 242C 以及氧化层 244A、 氧化层 244B、 氧化 层 244C。更具体地， 根据 TBO 层 ( 例如 ： 氧化层 222A、 氧化层 222B、 氧化层 222C) 的位置预 先设置沟槽蚀刻的终点。当智能传感器 ( 图 2D 中未示出 ) 检测到蚀刻位置到达该终点时， 停止等离子干法蚀刻。这样， 沟槽 MOSFET 的沟槽形成。有利的是， 与现有技术中的沟槽蚀 刻模式相比， 本发明实施例通过采用沟槽蚀刻的终点蚀刻沟槽， 晶圆上的沟槽深度一致性 的变化从现有技术中的大于 10％大大地降低到小于 1％。
     在图 2E 中， 将第二光致抗蚀剂从晶圆表面移除之后， 氧化层 222A、 氧化层 222B、 氧化层 222C、 氧化层 222D 和氧化层 244A、 氧化层 244B、 氧化层 244C 上由于热量生长出牺 牲氧化层 (sacrificial oxide layer) ； 之后， 采用湿法缓冲氧化蚀刻 (Buffered Oxide Etching， 简称 BOE) 去掉该牺牲氧化层和氧化层 244A、 氧化层 244B、 氧化层 244C， 从而移除 表面瑕疵以及平滑表面粗糙度。 围绕外延层 242A、 外延层 242B、 外延层 242C 进行栅极氧化， 从而形成具有预设厚度的栅极氧化层 251A、 栅极氧化层 251B、 栅极氧化层 251C。 之后， 进行 在位掺杂 (doping in-situ) 或者离位掺杂 (doping ex-situ) 淀积多晶薄膜 (poly film)， 从而形成多晶硅层。对该多晶硅层进行具有蚀刻终点模式的凹蚀。因此， 进行细微的多晶 凹蚀， 从而形成多晶硅层 253A、 多晶硅层 253B、 多晶硅层 253C、 多晶硅层 253D。这样， 沟槽 就被具有预定厚度的多晶硅层 253A、 多晶硅层 253B、 多晶硅层 253C、 多晶硅层 253D 所填充。
     在 图 2F 中， 向 外 延 层 242A、 外 延 层 242B、 外 延 层 242C 中 注 入 并 推 进 P 型 掺
     杂剂或者 N 型掺杂剂 ( 分别对应于 N 沟道沟槽 MOSFET 或者 P 沟道沟槽 MOSFET)， 从而 形 成 P 阱 或 者 N 阱 261A、 261B、 261C。P 阱 或 者 N 阱 261A、 261B、 261C 形 成 沟 槽 的 主 体 区 域。 之 后， 注 入 并 推 进 N 型 掺 杂 剂， 从 而 形 成 N 型 重 掺 杂 层 (N+ 层 )262A、 重掺杂层 262B、 重掺杂层 262C、 重掺杂层 262D、 重掺杂层 262E、 重掺杂层 262F。淀积硼磷硅玻璃 (Bore-phosphoro-silicate-glass， 简 称 BPSG)， 从 而 在 栅 极 氧 化 层 260A、 栅极氧化层 260B、 栅极氧化层 260C、 栅极氧化层 260D、 栅极氧化层 260E、 栅极氧化层 260F 的上部形成硼 磷硅玻璃层 263A、 硼磷硅玻璃层 263B、 硼磷硅玻璃层 263C、 硼磷硅玻璃层 263D。 之后， 注入 P 型掺杂剂， 并进行推进、 蚀刻、 退火等步骤， 从而形成 P 型重掺杂层 (P+ 层 )264A、 P 型重掺杂 层 264B、 P 型重掺杂层 264C。该 P 型重掺杂层 264A、 P 型重掺杂层 264B、 P 型重掺杂层 264C 与 N 型重掺杂层 262A、 N 型重掺杂层 262B、 N 型重掺杂层 262C、 N 型重掺杂层 262D、 N 型重 掺杂层 262E、 N 型重掺杂层 262F 相邻。N 型重掺杂层 262A、 N 型重掺杂层 262B、 N 型重掺杂 层 262C、 N 型重掺杂层 262D、 N 型重掺杂层 262E、 N 型重掺杂层 262F 可以形成沟槽 MOSFET 的源极区域。之后进行金属化， 从而断开栅极和源极之间的金属连接。整个沟槽 MOSFET 被 金属层 265 金属化。之后进行钝化， 从而将沟槽 MOSFET 与外部环境绝缘。
     有利的是， 通过向上工艺制造沟槽 MOSFET， 因此， 很容易实现对沟槽 MOSFET 的每 一层的注入分布、 形状以及厚度的控制， 从而避免了现有技术中为了实现每一层的预设注 入分布、 形状以及厚度而进行的重复的工艺程序， 并且简化的工艺程序降低了沟槽 MOSFET 的工艺制造成本 ； 此外， 通过向上工艺制造沟槽 MOSFET， 提高了沟槽 MOSFET 的每一层的质 量和纯度。
     图 3A- 图 3I 为本发明又一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图。
     在图 3A 中， 采用外延淀积在晶圆的半导体衬底 311 上形成外延层。 半导体衬底 311 作为底层可以形成沟槽 MOSFET 的漏极区域。之后， 该外延层的局部厚度被氧化 ( 氧化厚度 例如可以为 200A-1000A)， 从而在外延层 313 的上部形成氧化层 315。之后， 淀积第一光致 抗蚀剂， 从而形成光致抗蚀剂区域 317A、 光致抗蚀剂区域 317B、 光致抗蚀剂区域 317C、 光致 抗蚀剂区域 317D。光致抗蚀剂区域 317A、 光致抗蚀剂区域 317B、 光致抗蚀剂区域 317C、 光 致抗蚀剂区域 317D 做为软掩膜对沟槽 MOSFET 的沟槽区域进行图案化， 该沟槽区域例如为 沟槽 MOSFET 的沟槽位置。
     在图 3B 中， 蚀刻氧化层窗口 ( 例如 ： 氧化层 315 的局部 ) 和硅沟槽 ( 例如 ： 外延层 313 的局部 )， 从而形成氧化层 324A、 氧化层 324B、 氧化层 324C、 氧化层 324D 和外延层 322。 之后， 移除第一光致抗蚀剂。
     在图 3C 中， 在一个实施例中， 淀积化学气相淀积 (chemical vapor deposition， 简 称 CVD) 氧 化 物， 从 而 形 成 氧 化 层 331。 在 另 一 个 实 施 例 中， 可以淀积正硅酸乙酯 (tetraethyl-orthosilicate， 简称 TEOS) 以形成氧化层 331。
     在图 3D 中， 对氧化层 331 进行具有终点模式的凹蚀。 这样， 采用沟槽凹蚀以形成氧 化层 342A、 氧化层 342B、 氧化层 342C。 从而， 在图 3C 和图 3D 中完成了沟槽底部氧化 (Trench Bottom Oxide， 简称 TBO) 这一工艺过程。
     在图 3E 中， 淀积多晶薄膜， 并凹蚀该多晶薄膜， 从而在沟槽 MOSFET 的沟槽区域形 成多晶硅层 351A、 多晶硅层 351B、 多晶硅层 351C。在 图 3F 中，执 行 合 并 外 延 层 横 向 过 生 长 (Merged Epitaxial Lateral Overgrowth， 简称 MELO) 这一工艺程序， 以达到沟槽 MOSFET 的外延层厚度。由于采用向上 技术， 所以比较容易达到沟槽 MOSFET 的预设的外延层厚度， 从而能够承受沟槽 MOSFET 的击 穿电压 (BV)。在多晶硅层 351A、 多晶硅层 351B、 多晶硅层 351C 的上部形成外延层 362。多 晶硅层 351A、 多晶硅层 351B、 多晶硅层 351C 在氧化层 342A、 氧化层 342B、 氧化层 342C 的上 部作为覆盖层起到密封的作用， 以防止在 MELO 工艺程序中进入氧气， 从而减少在硅外延层 形成过程中吸收的氧原子的数目， 进而提高了外延层 362 的质量。
     在图 3G 中， 在外延层 362 上部进行硬掩膜氧化， 从而形成一个作为硬掩膜氧化物 的氧化层， 该氧化层生长至 200A-1000A。之后， 淀积第二光致抗蚀剂， 从而对该氧化层进行 图案化， 并在该氧化层上形成光致抗蚀剂区域 373A、 光致抗蚀剂区域 373B、 光致抗蚀剂区 域 373C、 光致抗蚀剂区域 373D， 进而对沟槽 MOSFET 的沟槽位置进行图案化。光致抗蚀剂区 域 373A、 光致抗蚀剂区域 373B、 光致抗蚀剂区域 373C、 光致抗蚀剂区域 373D 的边缘与氧化 层 342A、 氧化层 342B、 氧化层 342C 的边缘成一线。通过采用具有终点模式的等离子干法蚀 刻 (Plasma Dry Etching， 简称为 PDE)， 从而将硅和硬掩膜氧化物从外延层 362 的局部以及 氧化层的局部移除， 从而形成外延层 375 和氧化层 371A、 氧化层 371B、 氧化层 371C、 氧化层 371D 的堆叠。与此同时， 蚀刻多晶硅层 351A、 多晶硅层 351B、 多晶硅层 351C， 从而形成沟槽 MOSFET 的沟槽。有利的是， 晶圆上的沟槽深度的一致性的变化量降低到小于 1％。 在图 3H 中， 将第二光致抗蚀剂从晶圆表面移除之后， 氧化层 342A、 氧化层 342B、 氧 化层 342C 和氧化层 371A、 氧化层 371B、 氧化层 371C、 氧化层 371D 上由于热量生长出牺牲 氧化层。通过湿法 BOE 移除该牺牲氧化层和氧化层 371A、 氧化层 371B、 氧化层 371C、 氧化 层 371D， 从而移除表面瑕疵并且平滑表面粗糙度。围绕外延层 375 进行栅极氧化， 从而形 成具有预设厚度的栅极氧化层 382A、 栅极氧化层 382B、 栅极氧化层 382C、 栅极氧化层 382D。 之后， 采用在位掺杂或者离位掺杂淀积多晶薄膜， 从而形成多个多晶硅层。 对这些多晶硅层 进行具有终点模式的凹蚀。因此， 通过细微的多晶凹蚀， 从而形成多晶硅层 384A、 多晶硅层 384B、 多晶硅层 384C。这样， 沟槽就被具有预设厚度的多晶硅层 384A、 多晶硅层 384B、 多晶 硅层 384C 所填充。
     在图 3I 中， 向外延层 375 中注入并推进 P 型掺杂剂或者 N 型掺杂剂 ( 分别对应于 N 沟道沟槽 MOSFET 或者 P 沟道沟槽 MOSFET)， 从而形成 P 阱或者 N 阱 391。P 阱或者 N 阱 391 可以形成沟槽的主体区域。之后， 注入并推进 N 型掺杂剂， 从而形成 N 型重掺杂层 (N+ 层 )392A、 N 型重掺杂层 392B、 N 型重掺杂层 392C、 N 型重掺杂层 392D、 N 型重掺杂层 392E、 N 型重掺杂层 392F、 N 型重掺杂层 392G、 N 型重掺杂层 392H。淀积 BPSG， 从而在栅极氧化层 390A、 栅极氧化层 390B、 栅极氧化层 390C、 栅极氧化层 390D、 栅极氧化层 390E、 栅极氧化层 390F 的上部形成硼磷硅玻璃层 393A、 硼磷硅玻璃层 393B、 硼磷硅玻璃层 393C。之后， 注入 P 型掺杂剂， 并进行推进、 蚀刻、 退火等步骤， 从而形成 P 型重掺杂层 (P+ 层 )394A、 P 型重掺 杂层 394B、 P 型重掺杂层 394C、 P 型重掺杂层 394D。该 P 型重掺杂层 394A、 P 型重掺杂层 394B、 P 型重掺杂层 394C、 P 型重掺杂层 394D 与 N 型重掺杂层 392A、 N 型重掺杂层 392B、 N 型重掺杂层 392C、 N 型重掺杂层 392D、 N 型重掺杂层 392E、 N 型重掺杂层 392F、 N 型重掺杂 层 392G、 N 型重掺杂层 392H 相邻。N 型重掺杂层 392A、 N 型重掺杂层 392B、 N 型重掺杂层 392C、 N 型重掺杂层 392D、 N 型重掺杂层 392E、 N 型重掺杂层 392F、 N 型重掺杂层 392G、 N型
     重掺杂层 392H 可以形成沟槽 MOSFET 的源极区域。 之后进行金属化， 从而断开栅极和源极之 间的金属连接。整个沟槽 MOSFET 被金属层 395 金属化。之后进行钝化， 从而将沟槽 MOSFET 与外部环境绝缘。
     有利的是， 通过向上工艺制造沟槽 MOSFET， 因此， 很容易实现对沟槽 MOSFET 的参 数 ( 例如 ： MOSFET 的每一层的注入分布、 形状以及厚度 ) 的控制， 避免了一些附加的工艺程 序， 所以降低了沟槽 MOSFET 的工艺制造成本 ； 此外， 通过向上工艺制造沟槽 MOSFET， 提高了 沟槽 MOSFET 的每一层的质量和纯度。
     图 4A- 图 4I 为本发明另一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图。
     在图 4A 中， 在晶圆的半导体衬底 411 上采用外延淀积， 从而形成外延层 413。 半导 体衬底 411 作为底层形成沟槽 MOSFET 的漏极区域。该外延层 413 的局部厚度被氧化， 氧化 厚度例如可以是 200A-1000A， 从而在外延层 413 的上部形成氧化层 415。之后， 淀积第一光 致抗蚀剂， 从而形成光致抗蚀剂区域 417A、 光致抗蚀剂区域 417B、 光致抗蚀剂区域 417C、 光 致抗蚀剂区域 417D。光致抗蚀剂区域 417A、 光致抗蚀剂区域 417B、 光致抗蚀剂区域 417C、 光致抗蚀剂区域 417D 作为软掩膜对沟槽 MOSFET 的沟槽区域 ( 例如 ： 沟槽 MOSFET 的沟槽位 置 ) 进行图案化。
     在图 4B 中， 蚀刻氧化层窗口 ( 如氧化层 415 的局部 ) 和硅沟槽 ( 如外延层 413 的 局部 )， 从而形成氧化层 424A、 氧化层 424B、 氧化层 424C、 氧化层 424D 和外延层 422。然后， 移除第一光致抗蚀剂。之后， 淀积并凹蚀 N 型重掺杂 (N+) 剂材料 ( 例如 ： 多晶硅或者旋涂 磷玻璃 )， 从而形成 N 型重掺杂层 426A、 N 型重掺杂层 426B、 N 型重掺杂层 426C。从而在图 4B 中完成了 TBD 这一工艺过程。
     在图 4C 中， 在一个实施例中， 淀积化学气相淀积 (chemical vapor deposition， 简 称 CVD) 氧 化 物， 从 而 形 成 氧 化 层 431。 在 另 一 个 实 施 例 中， 可以淀积正硅酸乙酯 (tetraethylorthosilicate， 简称 TEOS) 以形成氧化层 431。
     在图 4D 中， 对氧化层 431 进行具有终点模式的凹蚀。这样， 采用沟槽凹蚀以形成 氧化层 442A、 氧化层 442B、 氧化层 442C。从而， 在图 4C 和图 4D 中完成了 TBO 这一工艺过 程。
     在图 4E 中， 淀积多晶薄膜， 并凹蚀该多晶薄膜， 从而在沟槽 MOSFET 的沟槽区域形 成多晶硅层 451A、 晶硅层 451B、 晶硅层 451C。
     在图 4F 中， 执行 MELO 这一工艺步骤， 以达到沟槽 MOSFET 的外延层厚度。 由于采用 向上技术， 所以比较容易达到沟槽 MOSFET 的预设的外延层厚度， 从而能够承受沟槽 MOSFET 的击穿电压 (BV)。 在多晶硅层 451A、 多晶硅层 451B、 多晶硅层 451C 的上部形成外延层 462。 多晶硅层 451A、 多晶硅层 451B、 多晶硅层的 451C 在氧化层 442A、 氧化层 442B、 氧化层 442C 的上部作为覆盖层起到密封的作用， 以防止在 MELO 工艺过程中进入氧气， 有利的是， 提高 了外延层 462 的质量。
     在图 4G 中， 在外延层 462 上部进行硬掩膜氧化， 从而形成一个作为硬掩膜氧化物 的氧化层， 该氧化层生长至 200A-1000A。之后， 淀积第二光致抗蚀剂， 在该氧化层上形成光 致抗蚀剂区域 473A、 光致抗蚀剂区域 473B、 光致抗蚀剂区域 473C、 光致抗蚀剂区域 473D， 进 而对沟槽 MOSFET 的沟槽区域进行图案化。光致抗蚀剂区域 473A、 光致抗蚀剂区域 473B、光致抗蚀剂区域 473C、 光致抗蚀剂区域 473D 的边缘与氧化层 442A、 氧化层 442B、 氧化层 442C 的边缘成一线。 采用具有终点模式 (end point mode) 的等离子干法蚀刻 (plasma dry etching) 将硅和硬掩膜氧化物从外延层 462 的局部以及氧化层的局部移除， 从而形成外延 层 475 和氧化层 471A、 氧化层 471B、 氧化层 471C、 氧化层 471D 的堆叠。与此同时， 蚀刻多晶 硅层 451A、 多晶硅层 451B、 多晶硅层 451C， 从而形成沟槽 MOSFET 的沟槽。
     在图 4H 中， 将第二光致抗蚀剂从晶圆表面移除之后， 氧化层 442A、 氧化层 442B、 氧 化层 442C 和氧化层 471A、 氧化层 471B、 氧化层 471C、 氧化层 471D 上由于热量生长出牺牲氧 化层。然后， 通过湿法 BOE 移除该牺牲氧化层和氧化层 471A、 氧化层 471B、 氧化层 471C、 氧 化层 471D， 从而移除表面瑕疵并且平滑表面粗糙度。 围绕外延层 475 进行栅极氧化， 从而形 成具有预设厚度的栅极氧化层 482A、 栅极氧化层 482B、 栅极氧化层 482C、 栅极氧化层 482D。 之后， 采用在位掺杂或者离位掺杂淀积多晶薄膜， 从而形成多个多晶硅层。 对这些多晶硅层 采用具有终点模式的凹蚀。因此， 通过细微的多晶凹蚀， 从而形成多晶硅层 484A、 多晶硅层 484B、 多晶硅层 484C。这样， 沟槽就被具有预设厚度的多晶硅层 484A、 多晶硅层 484B、 多晶 硅层 484C 所填充。
     在图 4I 中， 向外延层 475 中注入并推进 P 型掺杂剂或者 N 型掺杂剂 ( 分别对应于 N 沟道沟槽 MOSFET 或者 P 沟道沟槽 MOSFET)， 从而形成 P 阱或者 N 阱 491。P 阱或者 N 阱 491 可以形成沟槽的主体区域。之后， 注入并推进 N 型掺杂剂， 从而形成 N 型重掺杂层 (N+ 层 )492A、 N 型重掺杂层 492B、 N 型重掺杂层 492C、 N 型重掺杂层 492D、 N 型重掺杂层 492E、 N 型重掺杂层 492F、 N 型重掺杂层 492G、 N 型重掺杂层 492H。淀积 BPSG， 从而在栅极氧化层 490A、 栅极氧化层 490B、 栅极氧化层 490C、 栅极氧化层 490D、 栅极氧化层 490E、 栅极氧化层 490F 上部形成硼磷硅玻璃层 493A、 硼磷硅玻璃层 493B、 硼磷硅玻璃层 493C。之后， 注入 P 型掺杂剂， 并进行推进、 蚀刻、 退火等步骤， 从而形成 P 型重掺杂层 (P+ 层 )494A、 P 型重掺杂 层 494B、 P 型重掺杂层 494C、 P 型重掺杂层 494D。P 型重掺杂层 494A、 P 型重掺杂层 494B、 P 型重掺杂层 494C、 P 型重掺杂层 494D 与 N 型重掺杂层 492A、 N 型重掺杂层 492B、 N 型重掺 杂层 492C、 N 型重掺杂层 492D、 N 型重掺杂层 492E、 N 型重掺杂层 492F、 N 型重掺杂层 492G、 N 型重掺杂层 492H 相邻。N 型重掺杂层 492A、 N 型重掺杂层 492B、 N 型重掺杂层 492C、 N型 重掺杂层 492D、 N 型重掺杂层 492E、 N 型重掺杂层 492F、 N 型重掺杂层 492G、 N 型重掺杂层 492H 可以形成沟槽 MOSFET 的源极区域。 之后进行金属化， 从而断开栅极和源极之间的金属 连接。整个沟槽 MOSFET 被金属层 495 金属化。之后进行钝化， 从而将沟槽 MOSFET 与外部 环境绝缘。
     有利的是， 通过向上工艺制造沟槽 MOSFET， 很容易实现对沟槽 MOSFET 的参数 ( 例 如： MOSFET 的每一层的注入分布、 形状以及厚度 ) 的控制 ； 由于在外延工艺程序中间以及 沟槽蚀刻程序之前执行 TBO 工艺程序， 采用具有蚀刻终点模式的等离子干法蚀刻形成的沟 槽， 其沟槽深度的一致性得到了改进。由于避免了一些额外的工艺程序， 因此降低了沟槽 MOSFET 的工艺制造成本 ； 此外， 通过向上工艺制造沟槽 MOSFET， 提高了沟槽 MOSFET 的每一 层的质量和纯度。
     图 5A- 图 5F 为本发明再一个实施例提供的沟槽 MOSFET 的制造工艺程序的示例性 剖视图。图 5A-5F 所示的工艺过程是用于说明目的， 本发明并不限于此。
     如图 5A 所示， 执行外延淀积这一工艺步骤， 从而在晶圆的半导体衬底 511 上形成外延层 513。半导体衬底 511 作为底层可以形成沟槽 MOSFET 的漏极区域。外延淀积 N 型 重掺杂 (N+) 或者注入 N 型重掺杂 (N+)， 从而在外延层 513 上部形成 N+ 外延层 514。该 N+ 外延层 514 的局部厚度被氧化， 从而形成预设的 TBO 厚度， 例如 ： 大约为 200A-1000A， 从而 在 N+ 外延层 514 上部形成氧化层 515。 之后， 淀积第一光致抗蚀剂， 从而形成光致抗蚀剂区 域 517A、 光致抗蚀剂区域 517B、 光致抗蚀剂区域 517C、 光致抗蚀剂区域 517D。光致抗蚀剂 区域 517A、 光致抗蚀剂区域 517B、 光致抗蚀剂区域 517C、 光致抗蚀剂区域 517D 作为软掩膜 对沟槽 MOSFET 的沟槽区域进行图案化， 该沟槽 MOSFET 的沟槽区域例如可以为沟槽 MOSFET 的沟槽位置。
     在图 5B 中， 蚀刻氧化层窗口 ( 如氧化层 515 的局部 ) 和硅沟槽 ( 如 N+ 外延层 514 的局部 )， 从而形成氧化层 524A、 氧化层 524B、 氧化层 524C、 氧化层 524D 和 N+ 外延层 522A、 N+ 外延层 522B、 N+ 外延层 522C、 N+ 外延层 522D。之后， 移除第一光致抗蚀剂。这样， 图 5A 和图 5B 完成了沟槽底部掺杂 (trench bottom doping， 简称 TBD) 和沟槽底部氧化 (trench bottom oxide， 简称 TBO) 这两道工艺程序。
     在图 5C 中， 执行 MELO 这一工艺程序， 以达到沟槽 MOSFET 的外延层厚度。 由于采用 向上技术， 所以比较容易达到沟槽 MOSFET 的预设的外延层厚度， 从而能够承受沟槽 MOSFET 的击穿电压 (BV)。形成外延层 531 和外延层 533， 从而包围 N+ 层 522A、 N+ 层 522B、 N+ 层 522C、 N+ 层 522D 和氧化层 524A、 氧化层 524B、 氧化层 524C、 氧化层 524D。 在图 5D 中， 在外延层 533 上部进行硬掩膜氧化， 从而形成一个氧化层， 该氧化层 作为硬掩膜氧化物生长至 200A-1000A。之后， 淀积第二光致抗蚀剂， 从而将该氧化层进行 图案化， 并在该氧化层上形成光致抗蚀剂区域 546A、 光致抗蚀剂区域 546B、 光致抗蚀剂区 域 546C 并对沟槽 MOSFET 的沟槽区域进行图案化。光致抗蚀剂区域 546A、 光致抗蚀剂区域 546B、 光致抗蚀剂区域 546C 的边缘与氧化层 524A、 氧化层 524B、 氧化层 524C、 氧化层 524D 的边缘成一线。采用具有终点模式的等离子干法蚀刻将硬掩膜氧化物和硅从氧化层的局 部和外延层 533 的局部移除， 从而形成外延层 542A、 外延层 542B、 外延层 542C 以及氧化层 544A、 氧化层 544B、 氧化层 544C。从而， 形成沟槽 MOSFET 的沟槽。
     在图 5E 中， 在将第二光致抗蚀剂从晶圆表面移除之后， 氧化层 524A、 氧化层 524B、 氧化层 524C、 氧化层 524D 和氧化层 544A、 氧化层 544B、 氧化层 544C 上由于热量生长出牺牲 氧化层。然后， 通过湿法 BOE 移除该牺牲氧化层和氧化层 544A、 氧化层 544B、 氧化层 544C， 从而移除表面瑕疵以及平滑表面粗糙度。围绕外延层 542A-542C 进行栅极氧化， 从而形成 具有预设厚度的栅极氧化层 551A、 栅极氧化层 551B、 栅极氧化层 551C。之后， 采用在位掺 杂或者离位掺杂淀积多晶薄膜， 从而形成多个多晶硅层。对这些多晶硅层进行具有终点模 式的凹蚀。因此， 通过细微的多晶凹蚀， 从而形成多晶硅层 553A、 多晶硅层 553B、 多晶硅层 553C、 多晶硅层 553D。这样， 沟槽就被具有预定厚度的多晶硅层 553A、 多晶硅层 553B、 多晶 硅层 553C、 多晶硅层 553D 所填充。
     在图 5F 中， 向外延层 542A、 外延层 542B、 外延层 542C 中注入并推进 P 型掺杂剂或 者 N 型掺杂剂 ( 分别对应于 N 沟道沟槽 MOSFET 或者 P 沟道沟槽 MOSFET)， 从而形成 P 阱或 者 N 阱 561A、 561B、 561C。P 阱或者 N 阱 561A、 561B、 561C 可以形成沟槽的主体区域。之后， 注入并推进 N 型掺杂剂形成 N 型重掺杂层 (N+ 层 )562A、 N 型重掺杂层 562B、 N 型重掺杂层 562C、 N 型重掺杂层 562D、 N 型重掺杂层 562E、 N 型重掺杂层 562F。淀积 BPSG， 从而在栅极
     氧化层 560A、 栅极氧化层 560B、 栅极氧化层 560C、 栅极氧化层 560D、 栅极氧化层 560E、 栅极 氧化层 560F 上部形成硼磷硅玻璃层 563A、 硼磷硅玻璃层 563B、 硼磷硅玻璃层 563C、 硼磷硅 玻璃层 563D。之后， 注入 P 型掺杂剂， 并进行推进、 蚀刻、 退火等步骤， 从而形成 P 型重掺杂 层 (P+ 层 )546A、 P 型重掺杂层 546B、 P 型重掺杂层 546C。该 P+ 层 546A、 P+ 层 546B、 P+ 层 546C 与 N 型重掺杂层 562A、 N 型重掺杂层 562B、 N 型重掺杂层 562C、 N 型重掺杂层 562D、 N 型重掺杂层 562E、 N 型重掺杂层 562F 相邻。N 型重掺杂层 562A、 N 型重掺杂层 562B、 N 型重 掺杂层 562C、 N 型重掺杂层 562D、 N 型重掺杂层 562E、 N 型重掺杂层 562F 构成沟槽 MOSFET 的源极区域。之后进行金属化， 从而断开栅极和源极之间的金属连接。整个沟槽 MOSFET 被 金属层 565 金属化。之后进行钝化， 从而将沟槽 MOSFET 与外部环境绝缘。
     有利的是， 通过向上工艺制造沟槽 MOSFET， 很容易实现对沟槽 MOSFET 的参数 ( 例 如： MOSFET 的每一层的注入分布、 形状以及厚度 ) 的控制 ； 由于在外延工艺程序中间以及 沟槽蚀刻程序之前执行 TBO 工艺程序， 采用具有蚀刻终点模式的等离子干法蚀刻形成的沟 槽， 其沟槽深度的一致性得到了改进。由于避免了一些额外的工艺程序， 从而降低了沟槽 MOSFET 的工艺制造成本 ； 此外， 通过向上工艺制造沟槽 MOSFET， 提高了沟槽 MOSFET 的每一 层的质量和纯度。 图 6 为本发明一个实施例提供的电源转换系统 600 的结构示意图。在一个实施 例中， 电源转换系统 600 可以将输入电压 VIN 转换成输出电压 VOUT。例如 ： 该电源转换系统 600 具体可以为直流 - 直流 (DC-DC) 转换器、 交流 - 直流 (AC-DC) 转换器或者直流 - 交流 (DC-AC) 转换器。该电源转换系统 600 可以包括一个或者多个开关 610。
     在一个实施例中， 开关 610 可以是 ( 但不限于 ) 由图 2A- 图 2F、 图 3A- 图 3I、 图 4A- 图 4I 或者图 5A- 图 5F 所示实施例提供的制造方法所制造的沟槽 MOSFET。在电源转换 系统 600 中， 开关 610 可以作为高侧电源开关或者低侧电源开关。由于一致性和硅外延纯 度的改进以及制造工艺的简化， 开关 610 具有相对比较高的质量和较低的成本。采用上述 制造工艺制造的开关必将广泛应用于诸如笔记本、 智能手机等产品上， 从而实现电池电源 管理以及电源转换等的应用。
     综上所述， 在上述图 2A- 图 2F、 图 3A- 图 3I、 图 4A- 图 4I 或者图 5A- 图 5F 所示 实施例中， 在衬底 211、 衬底 311、 衬底 411 或者衬底 511 以及外延层 213、 外延层 313、 外延 层 413 以及外延层 513 形成之后， 进行 TBD 和 / 或 TBO 工艺程序。衬底 211、 衬底 311、 衬 底 411 或者衬底 511 构成沟槽 MOSFET 的漏极区域。淀积第一光致抗蚀剂， 从而形成光致抗 蚀剂区域 217A-217D、 光致抗蚀剂区域 317A-317D、 光致抗蚀剂区域 417A-417D 或者光致抗 蚀剂区域 517A-517D。光致抗蚀剂区域作为软掩膜对沟槽 MOSFET 的沟槽区域进行图案化。 在一个实施例中， 在沟槽中淀积 N+ 型掺杂剂， 从而形成 TBD 层， 例如 ： N+ 层 426A-426C。淀 积并且凹蚀 CVD 氧化物或者 TEOS， 从而在 N+ 层 426A-426C 上部形成氧化层 442A-442C。在 另一个实施例中， 注入 N+ 型掺杂剂以形成 N+ 外延层 514， 将该 N+ 外延层 514 的局部厚度 进行氧化， 从而在 N+ 外延层 514 的上部形成氧化层 515。对 N+ 外延层 514 和氧化层 515 进行蚀刻以形成 TBD 层 ( 如 N+ 外延层 522A-522D) 和氧化层 524A-524D。在另一个实施例 中， 将外延层的局部厚度进行氧化， 从而在外延层 213 的上部形成氧化层 215。对该氧化层 215 蚀刻， 从而形成氧化层 222A-222D。在另一个实施例中， 外延层的局部厚度被氧化， 从而 在外延层 313 的上部形成氧化层 315。对氧化层 315 进行蚀刻。淀积 CVD 氧化物或者淀积
     TEOS， 并对氧化层 331 进行凹蚀， 从而形成氧化层 342A-342C。 有利的是， 与现有技术中的硅 的局部氧化制造工艺技术相比， 无需应力便可以增加 TBO 层的厚度。例如 ： TBO 层 ( 如氧化 层 222A-222D、 氧化层 342A-342C、 氧化层 442A-442C 或者氧化层 524A-524D) 的厚度可以生 长至大于 5000A， 而使用现有技术中的硅的局部氧化制造工艺， TBO 层的厚度却小于 3000A。
     在 TBD 和 / 或 TBO 工艺程序完成之后， 执行 MELO 这一工艺程序， 从而使沟槽 MOSFET 的剩余外延厚度生长。有利的是， 这很容易达到沟槽 MOSFET 预设的外延层厚度， 从而承受 沟槽 MOSFET 的击穿电压 (BV)。在一个实施例中， 在图 3F 或者图 4F 所示实施例中的 MELO 工艺程序之前， 进行图 3E 或者图 4E 中所示的多晶密封 (poly seal) 工艺， 从而提高外延层 的质量。
     在这之后， 进行硬掩膜氧化， 淀积第二光致抗蚀剂， 对沟槽 MSOFET 的沟槽区域进 行图案化。 采用具有终点模式的等离子干法蚀刻进行沟槽蚀刻。 更具体地， 根据 TBO 层 ( 如 氧化层 222A-222D、 氧化层 342A-342C、 氧化层 442A-442C 或者氧化层 542A-542D) 的位置预 先设定等离子干法蚀刻的终点。 操作时， 当蚀刻的位置到达该预设的终点时， 停止等离子干 法蚀刻。 有利的是， 通过采用终点模式， 沟槽厚度的一致性得以改善， 因此， 对沟槽位置处的 硅进行凹蚀， 从而形成沟槽 MOSFET 的沟槽。
     移除第二光致抗蚀剂之后， 由于热量生长出牺牲氧化层， 采用牺牲层蚀刻以移除 表面瑕疵以及平滑表面粗糙度。 这样， 由 TBO 工艺制造的氧化层具有更好的纯度和质量。 之 后， 进行栅极氧化。沟槽下部的栅极氧化层的厚度大于 3000A， 沟槽上部的栅极氧化层的厚 度在 200A 到 1000A 之间。之后， 淀积多晶薄膜， 并采用凹蚀， 从而达到细微的多晶凹蚀。
     之后， 形成沟道主体区域的 P 阱或者 N 阱 ( 分别相对应 N 沟道 MOSFET 或者 P 沟道 MOSFET)， P 阱或者 N 阱形成沟道的主体区域。之后， 形成 N+ 层， 并行成沟槽 MOSFET 的源极 区域。在栅极氧化层的上部形成 BPSG。随后， 在 N+ 层的邻近区域形成 P+ 层。进行金属化， 断开栅极和源极直接的金属连接， 并且进行钝化， 从而将沟槽 MOSFET 与外部环境绝缘。
     在此使用之措辞和表达都是用于说明而非限制， 使用这些措辞和表达并不将在此 图示和描述的特性之任何等同物 ( 或部分等同物 ) 排除在发明范围之外， 在权利要求的范 围内可能存在各种修改。其它的修改、 变体和替换物也可能存在。因此， 权利要求旨在涵盖 所有此类等同物。