全硅化栅电极及其制造方法.pdf

本发明涉及一种在一个或更多个器件区中通过完全硅化(FUSI)栅电极而选择性地制造金属栅电极的方法。FUSI的选择性形成使得金属栅极可以在与常规n+和p+掺杂的多晶硅电极不同的功函数相容的器件上制造。各器件区包括至少一个场效应晶体管(FET)器件，其或者包括多晶硅栅电极或者全硅化(FUSI)栅电极。包括硅层和含锗层的栅电极与选择性的去除含锗层的工艺结合使用。在具有与FUSI功函数不相容的阈值电压的器件上，含锗层不被去除。与FUSI功函数相容的器件具有在结硅化步骤之前被去除的含锗层。剩余的栅电极的薄硅层在与所述结硅化相同的步骤中变成完全硅化。

1.  一种在栅极电介质上选择性地形成全硅化(FUSI)栅电极的方法，所述方法包括：
在衬底(100)上形成第一和第二组栅极器件(411、412)；
用保护性掩模层(511)覆盖一个或更多个所述第一组栅极器件(411)；
选择性地去除在所述第二组栅极器件(412)的一个或更多个的栅极叠层中的含锗硅层(311b)，以便暴露在栅极电介质层(211b)顶部上直接形成的硅层(212b)；
去除在所述一个或更多个第一组栅极器件上的所述保护性掩模层；
用含金属层(711)覆盖所述第一组栅极器件和所述第二组栅极器件，包括被暴露的所述硅层；以及
退火所述第一和第二组栅极器件，以便选择性地在所述一个或更多个第二组栅极器件的所述栅极电介质层的顶部上直接形成所述全硅化栅电极(812)。

2.  根据权利要求1所述的方法，其中选择性地形成所述FUSI栅电极包括将被所述含金属层(711)所覆盖的所述硅层(212b)转变为所述FUSI栅电极(812)。

3.  根据权利要求2所述的方法，其中所述退火包括使所述第一和第二组栅极器件(411，412)经历大约400℃至大约900℃，并且优选从大约420℃至大约700℃的高温环境。

4.  根据权利要求3所述的方法，其中所述退火还包括使所述第一和第二组栅极器件(411，412)经历包括He、Ar、或N₂的气体环境以及快速热退火、尖峰退火或激光退火的工艺从大约1秒至大约120秒的时间周期。

5.  根据权利要求4所述的方法，其中所述硅层(212b)具有从大约10nm至大约50nm，并且优选在大约15nm和大约30nm之间的厚度范围。

6.  根据权利要求1所述的方法，其中所述第一组栅极器件(411)是p型场效应晶体管，并且所述第二组栅极器件(412)是n型场效应晶体管。

7.  根据权利要求1所述的方法，其中退火所述第一和第二组栅极器件还包括形成所述第一和第二组栅极器件(411，412)的硅化源极/漏极区(821，822，823，824)。

8.  根据权利要求7所述的方法，其中所述退火所述第一和第二组栅极器件还包括硅化至多所述一个或更多个第一组栅极器件(411)的栅极叠层中的含锗硅层(311a)的一部分(811)。

9.  根据权利要求1所述的方法，其中用含金属层覆盖所述第一和第二组栅极器件包括在所述第一组栅极器件(411)和所述第二组栅极器件(412)的顶部、包括被暴露的所述硅层(212b)上直接沉积所述含金属层(711)，所述含金属层包括当与硅接触并且经历退火工艺时能够形成金属硅化物的至少一种金属元素。

10.  根据权利要求9所述的方法，其中所述至少一种金属元素选自Ni、Co和Ti的组，优选是Ni。

11.  根据权利要求1所述的方法，还包括在所述退火之后使用选择性蚀刻去除所述含金属层(711)以暴露所述第一和第二组栅极器件。

12.  根据权利要求1所述的方法，其中所述保护性掩模层(511)包括适于在选择性地去除所述第二组栅极器件的所述含锗硅层(311b)的工艺中保护所述第一组栅极器件(411)的氧化硅或氮氧化硅层。

13.  根据权利要求1所述的方法，还包括，在选择性地去除所述含锗层(311b)之后，退火所述第一和第二组栅极器件，以便激活注入其的源极/漏极区的离子。

14.  根据权利要求1所述的方法，其中形成所述第一和第二组栅极器件包括生产其的栅极叠层(421，422)，所述栅极叠层包括适于选择性蚀刻工艺的所述含锗硅层(311b)。

15.  根据权利要求14所述的方法，其中所述含锗硅层(311b)是具有在大约15至50原子百分比的范围中，优选在大约30至大约40原子百分比的范围内的锗浓度的硅合金层。

16.  根据权利要求14所述的方法，其中所述含锗硅层(311b)是单晶硅、非晶或多晶硅，优选多晶硅的硅合金层。

17.  根据权利要求14所述的方法，其中所述含锗硅层(311b)具有大约50nm至大约100nm之间的厚度，优选大约70nm至大约85nm的范围。

18.  一种用于在半导体衬底上形成一个或更多个n型场效应晶体管的全硅化(FUSI)栅电极的方法，所述半导体衬底包括一个或更多个p型场效应晶体管，所述方法包括：
用保护性掩模层(511)覆盖所述一个或更多个p型场效应晶体管(411)；
去除所述一个或更多个n型场效应晶体管(412)的栅极叠层(422)中的含锗硅层(311b)以便暴露在所述一个或更多个n型场效应晶体管的栅极介电层(211b)的顶部上直接形成的硅层(212b)；
去除所述一个或更多个p型场效应晶体管上的保护性掩模层；
用含金属层(711)覆盖所述一个或更多个p型场效应晶体管和所述一个或更多个n型场效应晶体管，包括被暴露的所述一个或更多个n型场效应晶体管的所述硅层；以及
退火所述一个或更多个p型场效应晶体管和所述一个或更多个n型场效应晶体管，以便在所述一个或更多个n型场效应晶体管的所述栅极电介质层的顶部上直接形成FUSI栅电极(812)。

19.  根据权利要求18所述的方法，其中选择性地形成所述FUSI栅电极包括将被所述含金属层(711)覆盖的所述硅层(212b)转变为所述FUSI栅电极(812)。

20.  根据权利要求19所述的方法，其中所述退火包括使所述一个或更多个p型和n型场效应晶体管(411，412)经历大约400℃至大约900℃，优选从大约420℃至大约700℃的高温环境，持续从大约1秒至大约120秒的时间周期。

21.  根据权利要求20所述的方法，其中所述退火还包括使所述一个或更多个p型和所述一个或更多个n型场效应晶体管(411，412)在包括He、Ar或N₂的气体环境中经历快速热退火、尖峰退火或激光退火工艺。

22.  根据权利要求18所述的方法，其中所述硅层(212b)具有从大约10nm至大约50nm范围的厚度，厚度优选在大约15nm和大约30nm之间。

23.  根据权利要求18所述的方法，其中退火所述一个或更多个p型和所述一个或更多个n型场效应晶体管还包括形成所述一个或更多个p型和所述一个或更多个n型场效应晶体管的硅化源极/漏极区(821，822，823，824)，并且硅化所述一个或更多个p型场效应晶体管(411)的栅极叠层(421)中的含锗硅层(311a)的一部分(811)。

24.  根据权利要求18所述的方法，其中所述含金属层(711)包括当与硅接触并且经历退火工艺时能够形成金属硅化物，并选自Ni、Co、和Ti的组，优选为Ni的至少一种金属元素。

25.  根据权利要求18所述的方法，其中所述保护性掩模层(511)包括适于在选择性地去除所述一个或更多个n型场效应晶体管(412)的所述含锗硅层(311b)的工艺中保护所述一个或更多个p型场效应晶体管(411)的氧化硅或氮氧化硅层。

26.  根据权利要求18所述的方法，其中所述含锗硅层(311b)是具有在大约15至50原子百分比的范围内的锗浓度的硅合金层，并且优选在大约30至大约40原子百分比的范围内。

27.  根据权利要求18所述的方法，其中所述含锗硅层(311b)具有大约50nm至大约100nm之间的厚度，优选大约70nm至大约85nm的厚度范围。

28.  一种半导体器件，包括：
一个或更多个p型场效应晶体管FET(411)；和
一个或更多个n型场效应晶体管(412)，
其中至少一个所述n型场效应晶体管包括在栅极电介质(211b)的顶部上直接形成的全硅化(FUSI)栅电极(812)，所述FUSI栅电极具有在大约10nm和大约50nm之间的范围的厚度，并且其中所述一个或更多个p型场效应晶体管至多包括部分硅化的栅电极(811)。

29.  根据权利要求28所述的半导体器件，其中所述FUSI栅电极(812)包括从Ni、Co和Ti的组中选择的金属元素，优选Ni，并且所述一个或更多个n型和p型场效应晶体管包括用所述金属元素硅化的源极/漏极区。

30.  根据权利要求28所述的半导体器件，其中所述FUSI栅电极(812)在二氧化硅或氧氮化硅的栅极电介质(211b)的顶部上直接形成，所述栅极电介质具有大约1nm至3nm之间的厚度。

全硅化栅电极及其制造方法
相关申请的交叉引用
本申请要求于2006年7月28日提交到美国专利和商标局的名称为“Fully Silicided Gate Electrodes and Method of Making the Same”美国专利申请S/N 11/460762的权益，其内容以参考方式整体合并在此。
技术领域
本发明涉及半导体器件的制造。更具体地，本发明涉及用于场效应晶体管的全硅化栅电极的制造方法。
背景技术
众所周知在现有技术中多晶硅可以被用作半导体器件例如场效应晶体管(FET)，具体为互补金属氧化物半导体场效应晶体管(CMOS-FET)中的栅电极。另一方面，随着半导体器件尺寸的持续减小，其它类型的栅电极，例如金属和/或全硅化(FUSI)栅电极用于替代常规的多晶硅栅电极。金属和/或FUSI栅电极可以减小和/或避免与多晶硅栅电极相关联的电荷的耗尽，通常称为多耗尽(poly-depletion)。出现在多晶硅栅电极和栅极电介质之间的界面附近的多耗尽会导致在FET器件的沟道区中较少的感应电荷，引起较低的电流和性能下降。与使用多晶硅栅电极相比，金属和/或FUSI栅电极的使用可以减小栅极电介质的有效厚度，并且因而增加与栅极相关的电容，或栅极电容。栅极电容的增加有效地增加了FET器件的沟道区中的感应电荷的量，其转化为较高的驱动电流和晶体管性能。
另一方面，在具有多阈值电压的器件的某些器件区域中，存在有难以使用金属栅电极的情况。金属栅极和/或FUSI栅电极趋向于具有接近硅的带隙中间(mid-gap)的功函数。接近硅的带隙中间的功函数导致比希望高的阈值电压。减小阈值电压的标准方法是减少器件的沟道掺杂，但是，这导致降低的短沟道控制。最终结果是具有接近硅的带隙中间的功函数的金属栅电极不具有用于具有低阈值电压的FET的器件设计点。
还知道在本领域中当FUSI在高掺杂n+多晶硅FET(nFET)栅极上进行时，所得的FUSI栅电极可以具有可以工作的功函数值。但是，在具有高掺杂的p+多晶硅的FET(pFET)栅极上进行FUSI会未必产生用于预期器件的相容或希望的功函数值。
例如，对于一些高端FET器件，具有高掺杂n+多晶硅电极的阈值电压的大小可以在从例如0.15V-0.55V的范围内，取决于所使用的技术类型。知道阈值电压以便确定何时CMOS-FET导通和/或关断。较低的阈值电压的大小会产生具有较高电流和高功耗的FET，而较高的阈值电压的大小会导致具有较低电流和较低功耗的FET。例如，阈值电压的大小对于高性能器件可以低至0.15V而对于低功率器件阈值电压可以高至0.55V。通常，多阈值电压在半导体技术中是需要的，以便为低功率、高性能、和混合信号应用的设计提供灵活性。
应用使用已知的方法的FUSI可以增加阈值电压的大小250mV至500mV左右，由于栅电极的功函数的改变。该阈值电压的增加对于要求低大小的阈值电压来实现高性能的FET器件经常是不希望的。可以应用FUSI于FET器件同时保持期望的阈值电压的大小，通过例如减小衬底的沟道区中的掺杂浓度。这是因为减少沟道掺杂可以降低阈值电压的大小，应对由于FUSI的应用的增加。但是，降低沟道掺杂至临界水平会产生功能失常的FET。如果衬底掺杂过低，则源极/漏极区会形成不再被栅电极可以控制的短路。这会导致FET不能被关断并且因而变得无用。具体地，具有已经低的阈值电压大小(0.15V-0.25V)的FET与当前的高端FUSI不相容。在这些器件上使用FUSI栅电极将导致FET不能被关断，这归因于为了实现希望的低阈值电压大小所要求的衬底掺杂的减少。但是，具有在0.3V-0.55V范围内的阈值电压的FET与FUSI栅电极相容，因为当使用多晶硅栅电极时衬底掺杂对于这些FET相对高。在具有阈值电压在0.3V-0.5V范围内的FET上使用FUSI栅电极可以通过降低栅极掺杂而实现，以便应对由FUSI栅电极功函数的改变所引起的250mV-500mV的增加。
发明内容
需要在半导体器件上选择性地形成全硅化栅电极。本发明提供了一种在集成电路的选定器件区中形成全硅化(FUSI)栅电极的方法。例如，本发明可以使FUSI栅电极能够选择性地形成在要求在0.3V-0.5V范围内的功函数的阈值电压的FET栅极器件上，这里FUSI引入的阈值电压的增加可以通过降低衬底掺杂浓度被调节，并且在由于例如已经是低阈值电压的不期望FUSI的其它器件中避免形成FUSI栅电极。另外，本发明在源极/漏极硅化工艺期间形成FUSI栅电极。FUSI栅电极的使用可以可能地减小或消除栅极耗尽并且因而增加晶体管的电流驱动。
本发明的一个实施例提供了一种选择性地在栅极电介质上形成全硅化(FUSI)栅电极的方法。所述方法包括在衬底上形成第一和第二组栅极器件；用保护性掩模层覆盖第一组栅极器件的一个或更多个；选择性地去除在第二组栅极器件的一个或更多个的栅极叠层中的含锗硅层，以便暴露直接形成在栅极电介质层顶部上的硅层；去除在该一个或者多个第一组栅极器件上的保护性掩模层；用含金属层覆盖第一和第二组栅极器件，包括被暴露的硅层；以及，退火第一和第二组栅极器件选择性地直接在该一个或更多个第二组栅极器件的栅极电介质层的顶部上形成FUSI栅电极。
根据一个实施例，退火包括使第一和第二组栅极器件经历大约400℃至大约900℃，优选从大约420℃至大约700℃的高温环境，包括He、Ar、或N₂的气体环境，以及快速热退火、尖峰退火或激光退火的工艺大约1秒至大约120秒的时间周期。形成FUSI栅电极的硅层具有在大约10nm至大约50nm，优选在大约15nm和大约30nm之间的范围的厚度。
根据另一个实施例，退火也包括硅化第一和第二组栅极器件的源极/漏极区，并且至多硅化在该一个或更多个第一组栅极器件的栅极叠层中的含锗硅层的一部分。
本发明的另一个实施例提供了一种在半导体衬底上形成一个或更多个n型FET(场效应晶体管)的(FUSI)栅电极的方法，半导体衬底包括一个或更多个p型FET。该方法包括用保护性掩模层覆盖一个或更多个p型FET；去除一个或更多个n型FET的栅极叠层中的含锗硅层，以便暴露直接形成在一个或更多个n型FET的栅极电介质层顶部上的硅层；去除一个或更多个p型FET上的保护性掩模层；用含金属层覆盖一个或更多个p型和n型FET，并且包括一个或者多个n型FET的被暴露的硅层；以及，退火一个或更多个p型和n型FET，以便直接在一个或更多个n型FET的栅极电介质层的顶部上选择性地形成FUSI栅电极。
此外，本发明的另一个实施例提供了一种包括一个或更多个p型场效应晶体管(FET)和一个或更多个n型FET的半导体器件，其中至少一个n型FET包括在栅极电介质顶部上直接形成的全硅化(FUSI)栅电极，FUSI栅电极具有在大约10nm至大约50nm之间的范围的厚度，并且其中一个或更多个p型FET至多包括部分硅化的栅电极。
附图说明
结合附图，从下列本发明的详细描述中本发明将被更充分地理解和评价：
图1-8是根据本发明的不同实施例选择性地形成全硅化栅电极的方法的简化的例示。
应当理解的是为了例示的简洁和清晰，在附图中的元件不必按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件被夸大。
具体实施方式
在下列详细描述中，列出了许多具体的细节，例如具体的结构、组件、材料、尺寸、处理步骤和/或技术，以便提供对本发明的透彻的理解。但是，本领域中的普通技术人员应当理解的是没有这些具体细节也可以实践本发明。在另外的实例中，可以不详细描述已知的结构和/或工艺步骤，以便避免模糊本发明的描述。
本发明提供了一种形成在集成电路的被选择的区域中形成全硅化(FUSI)栅电极的方法。例如，本发明可以使FUSI栅电极能够选择性地形成在要求0.3V-0.5V范围内的阈值电压的FET栅极器件上，这里由FUSI引入的阈值电压的增加可以通过降低衬底的掺杂浓度被调节，而在由于例如低得多的阈值电压而不期望FUSI的其它器件中避免形成FUSI栅电极。另外，本发明在源极/漏极硅化工艺期间形成FUSI栅电极。FUSI栅电极的使用可以可能地降低或消除栅极耗尽并且因而增加例如场效应晶体管(FET)的晶体管的驱动电流。
图1是根据本发明的实施例的选择性地形成全硅化栅电极的方法的简化例示。可以提供半导体衬底100，其可以包括例如器件区111和112的两个器件区。可以使用其它的器件区的数量。器件区可以是在其上可以形成至少一个半导体器件的预先确定或者预先分配的衬底的区或者区域。不同的器件区，例如器件区111和112，可以由后续在其上将要形成的器件的类型以及将要被注入其中的与器件相关的掺杂剂的类型所区分。例如，p+型掺杂剂可以被注入到器件区111中，以便形成其上为p型FET(pFET)器件的衬底的区，可以形成或者生产使用空穴作为电荷载体的p型FET(pFET)器件。相似地，n+型掺杂剂可以被注入到器件区112，以便形成其上为n型FET(nFET)器件的衬底的区，可以形成或生产使用电子作为电荷载体的n型FET(nFET)器件。
根据本发明的一个实施例，栅电极的全硅化(FUSI)可以在某些类型的器件上选择性地实行或者实施。例如，FUSI可以在将要形成在器件区112中的nFET器件上实施，而不在将要形成在器件区111中的pFET器件上实施，如同下面参考图4-8所详细描述的。本领域中的技术人员应当理解的是，在图1中，器件区112和器件区111(一个实施FUSI而另一个不实施)是示意性的，并且本发明可以被选择性地应用于任何器件或器件区。例如，FUSI可以在器件区111中实施但是不在器件区112中实施。另外，器件区111可以是nFET器件而不是pFET器件可以被形成在其中的区，并且器件区112可以是pFET器件而不是nFET器件可以被形成在其中的区。
衬底100的材料可以包括任何类型的半导体，例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其它III/V或II/VI化合物半导体。衬底100也可以包括分层的半导体，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。衬底100可以是掺杂的、未掺杂的或者其中同时包含掺杂的区和未掺杂的区，并且可以是应变的、非应变的或者其中同时包含应变区和非应变区。此外，衬底100可以具有单晶向或者可以是具有不同晶向的混合半导体衬底。
根据一个实施例，器件区111和112，例如，可以通过一个或更多的在衬底100范围内形成的场氧化物隔离区和/或浅沟槽隔离(STI)区相互电隔离。例如，STI区121、122和123可以被形成或产生以便定义器件区111和112。STI区121、122和123的产生或者形成可以通过已知的半导体处理技术。例如，STI区121、122和123可以通过光刻和蚀刻的步骤的结合而形成，以便首先产生衬底100中的沟槽开口，随后通过化学气相沉积(CVD)工艺用例如氧化物的沟槽电介质填充该开口，并且随后通过例如化学机械平坦化(CMP)工艺平坦化衬底100的表面。
图2是根据本发明另一个实施例选择性地形成全硅化栅极电极的方法的简化例示。在如图1中所示出的STI区121、122和123形成之后，栅极电介质211层可以形成在覆盖器件区111和112的衬底100之上。栅极电介质211可以利用例如氧化、CVD和/或等离子体辅助CVD、原子层和/或脉冲沉积(ALD或APLD)、蒸发、反应溅射、化学沉积或其它类似的工艺和/或其的组合的已知工艺形成。
栅极电介质211可以形成为具有从1至3纳米(nm)范围的厚度。尽管1nm左右的栅极电介质211的厚度是典型的和/或更为优选的，但是本发明不局限于此并且其它的厚度也可以被使用。栅极电介质211的材料可以包括，例如二氧化硅SiO₂、氮氧化硅SiON、HfO₂、HfSiON和在本领域中已知的适用于栅极的其它材料。
根据一个实施例，薄硅层212可以随后直接形成于栅极电介质层211顶部上。硅层212的形成可以通过，例如CVD或其它已知和合适的半导体工艺。根据一个实施例，硅层212可以被沉积为具有从10nm至50nm的范围的厚度并且通常优选15nm至30nm的范围。其它硅层212的厚度也可以被使用。
图3是根据本发明又一个实施例选择性地形成全硅化栅电极的方法的简化例示。在如图2中所示的硅层212形成之后，含锗半导体层311层可以被沉积在硅层212的顶部上。例如可以是SiGe的硅合金层的半导体层311中的Ge的浓度可以相对高，在15至50原子百分比的范围内，并且优选在从大约30至大约40原子百分比的范围内。但是，本发明不局限于此，并且其它水平的Ge浓度，例如高至99原子百分比的浓度也可以被使用。注意到在含锗层311中的以上的Ge的浓度水平可以保证与下面的硅层212相比含锗层311可以在后续的选择性蚀刻工艺中被蚀刻掉。根据一个实施例，含锗层311的厚度可以是从50nm至100nm的范围，优选从70nm至85nm的范围。其它含锗层311的厚度也可以被使用。另外，SiGe合金可以是单晶、非晶或多晶，高度优选多晶。
图4是根据本发明又一个实施例选择性地形成全硅化栅电极的简化例示。在如同在图3中所示出的含锗硅层311形成之后，至少一个栅极器件形成在各器件区中。例如，可以形成器件区111中的pFET栅极器件411和在器件区112中的nFET栅极器件412。栅极器件411和412的形成可以通过用于CMOS的已知半导体处理技术的结合，其包括但不局限于，光刻、蚀刻和沉积。光刻工艺可以包括的步骤是，例如施加光致抗蚀剂材料至含锗层311、曝光光致抗蚀剂材料于辐射图案，并且在常规光致抗蚀剂显影器中显影被曝光的光致抗蚀剂从而制作光掩模(未示出)。形成光掩模来保护可以包括含锗层311、硅层212和栅极电介质层211的一部分的栅极叠层421和422之后，层311、212和211在未被光掩模所保护的区域中的其余可以被蚀刻掉。结果，栅极叠层421可以形成为包括含锗层311a、硅层212a和栅极电介质层211a，栅极叠层422可以形成为包括含锗层311b、硅层211b和栅极电介质层211b。
蚀刻可以典型地使用干法蚀刻工艺进行，列举出几个，例如反应离子蚀刻(RIE)、离子束蚀刻或等离子体蚀刻。但是，本发明不局限于此，其它的蚀刻工艺和/或方法，例如化学湿法蚀刻工艺也可以使用。形成栅极叠层421和422之后，隔离物，例如隔离物431、432、433和434可以通过例如被蚀刻工艺所跟随的CVD沉积工艺的工艺而形成在图案化的栅极叠层的被暴露的侧壁上。隔离物431、432、433和434的材料可以包括，例如氧化物、氮化物、氧氮化物、和/或任何其的组合。隔离物431、432、433和434的宽度可以形成得足够宽以便避免后续形成在栅极器件411和412的源极/漏极区上的硅化接触(silicided contact)侵入图案化的栅极叠层的边缘的下方。例如，隔离物431和432可以形成在栅极叠层421周围，以便提供栅极叠层421的栅电极(较后被形成的)和器件区111中的毗邻隔离物431和432的源极/漏极区之间的隔离。对于在栅极叠层422周围形成的隔离物433和434同样如此。
栅极叠层421和422以及周围的隔离物431、432、433和434形成之后，源极/漏极扩散区例如扩散区441、442、443和444，可以通过离子注入工艺而形成。栅极叠层421和422，与周围的隔离物431、432、433和434一起，可以在源极/漏极扩散区441、442、443和444的形成中起注入掩模的作用。离子注入工艺可以立即接着退火工艺，尽管退火工艺可以优选在较后的阶段进行，在如同下面所详细描述的在栅极叠层422的含锗层311b的去除之后进行以便避免、消除、和/或最小化Ge扩散进入硅层212b的可能。退火步骤起激活在离子注入步骤期间被注入的掺杂剂的作用。用于离子注入和退火的温度条件对于本领域中的技术人员是熟知的并且根据所使用的退火工具和技术通常在从900℃至1300℃的范围内。通常优选在1000℃-1100℃的退火温度持续小于1秒。
图5是根据本发明又一个实施例选择性地形成全硅化栅电极的方法的简化例示。在如同图4中所示出的栅极器件411和412形成之后，保护性掩模层511，其可以是氧化硅层或氮氧化硅层或其它合适的材料层，可以被沉积或形成，以便覆盖不打算遭受或经历FUSI工艺的栅极器件。换而言之，在这样的栅极器件上进行FUSI会产生不希望的性能并且在一些情形会引起这样的器件功能失常或完全丧失功能。这样的器件可以包括某些类型的具有低阈值电压的nFET栅极。某些类型的pFET栅极也会不适于FUSI，由于它们的功函数会难以通过FUSI工艺调节。
图6是根据本发明又一个实施例选择性地形成全硅化栅电极的方法的简化例示。在如同图5所示出的保护性掩模层511形成之后，nFET栅极412的栅极叠层422中的含锗硅层311b可以通过蚀刻工艺例如RIE被选择性地去除。由于其是pFET栅极的栅极器件411由掩模层511保护，所以去除含锗硅层311b的工艺可以不引起对栅极器件411的结构的影响因而不引起对其性能的影响。含锗硅层311b的去除制备栅极器件412用于进一步的处理步骤，例如全硅化处理。
去除在栅极叠层422顶部的含锗硅层311b之后，如果没有如同以上参考图4所描述的在离子注入之后或另外被热处理，衬底100可以经历退火工艺，以便激活注入源极/漏极扩散区441、442、443和444的离子。如以上所描述，通过在去除含锗硅层311b之后进行退火工艺，硅层212b可以被更好地控制而具有用于硅层212b的全硅化所期望的厚度，由于没有来自含锗层311b的Ge扩散，如果在含锗层311b被去除之前进行退火工艺则将出现Ge扩散。
去除含锗层311b并且通过退火工艺激活注入到源极/漏极扩散区441、442、443和444中的离子之后，保护性掩模层511可以被选择性地去除或剥离，通过例如湿法蚀刻工艺，尽管也可以使用其它去除工艺。
图7是根据本发明又一个实施例选择性地形成全硅化栅电极的方法的简化例示。如在图6中所示出的去除含锗硅层311b之后，金属或含金属层711可以被沉积以覆盖栅极器件或结构412的被暴露的硅层212b和栅极器件或结构411的栅极叠层421，在其它之中。该金属或含金属层711可以通过应用常规沉积工艺之一而形成，包括但不局限于，溅射、镀覆、CVD、原子层沉积(ALD)或化学溶液沉积。金属或含金属层711可以包括当与硅接触并且经历退火工艺时能够形成金属硅化物的至少一种金属元素。合适的金属包括，但不局限于，Co、Ni、Ti、W、Mo、Ta、Pt、Er、Yb及其合金或其的多层。优选的金属包括Ni、Co和Ti，高度优选Ni。
在一个实施例中，在形成金属硅化物中使用的含金属层711可以包括达到50原子重量百分比的量的至少一种合金添加物。该合金添加物，当存在时，可以与含金属层711同时形成，或者它可以使用一些已知的技术引入到沉积原样(as-deposited)的含金属层，例如离子注入或气相掺杂。合金添加物的实例可以包括C、Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Er及其混合物。本领域的技术人员应当理解的是以上可以不是所有合金添加物的排他性清单，并且可以使用其它添加物。
图8是根据本发明另外的实施例选择性地形成全硅化栅电极的方法的简化例示。在如同在图7中所示出的金属或含金属层711沉积之后，FUSI在栅极叠层422上进行以形成栅极器件412的电极。FUSI可以是在典型地从400℃至900℃的高温环境实施或进行的退火工艺。另外，退火工艺可以优选在从大约420℃至大约700℃的温度范围实施。退火工艺可以根据所使用的退火工艺的类型而进行各种时间长度。例如，炉退火(furnace annealing)可以比快速热退火、尖峰退火(spike annealing)或激光退火进行更长的时间长度。典型地，快速热退火进行从大约1至大约120秒的时间周期。本领域的技术人员应当理解的是其它的温度和时间周期可以被采用，只要条件可以引起全硅化栅电极812的形成，其可以从硅层212b被转变来(图6)。退火工艺典型地在包括He、Ar、N₂或合成气体(forming gas)的气体环境中进行。如同在图8中所示出的，栅极器件411和412的源极/漏极区在栅极叠层422的FUSI工艺期间也被硅化。例如，在FUSI工艺之后，栅极器件411可以包括硅化的源极/漏极区821和822，栅极器件412可以具有硅化的源极/漏极区823和824。但是，根据本发明的一个实施例，仅栅极器件411中的含锗硅层311a的一部分被硅化而形成硅化物811。换而言之，栅极叠层421被保护免于全硅化并且FUSI仅在栅极器件412的栅极叠层422上进行。
栅极器件412的栅极叠层422上的FUSI之后，金属或含金属层711可以通过本领域中已知的选择性蚀刻被去除。下面的具有部分硅化的栅极叠层421和具有FUSI电极812的全硅化栅极叠层422的栅极器件或结构411和412以及硅化的源极/漏极区821、822、823和824随后被暴露。FUSI电极812具有较小电极面积的低轮廓(low profile)。较薄的FUSI电极可以减小可能的侧壁寄生电容。
尽管在此示出和描述了本发明的某些特征，但是本领域中的普通技术人员将想到许多改进、替代、改变和等效。因而，应当理解的是所附权利要求旨在覆盖落在本发明的精神范围内的所有这样的改变和变化。